基于一种通用SPI总线接口的FPGA设计与实现

作者：时间：2011-11-28来源：网络收藏

　　一、引言

　　SPI串行通信接口是一种常用的标准接口，由于其使用简单方便且节省系统资源，很多芯片都支持该接口，应用相当广泛。SPI接口的扩展有硬件和软件两种方法, 软件模拟 SPI接口方法虽然简单方便, 但是速度受到限制，在高速且日益复杂的数字系统中，这种方法显然无法满足系统要求，所以采用硬件的方法实现最为切实可行。当前，基于主从处理器结构的系统架构已经成为一种主流（如 DSP+FPGA,MCU+FPGA等），FPGA是在 ASIC的基础发展出来的，它克服了专用 ASIC不够灵活的缺点。与其他中小规模集成电路相比，其优点主要在于它有很强的灵活性，即其内部的具体逻辑功能可以根据需要配置，对电路的修改和维护很方便。目前， FPGA的容量已经跨过了百万门级，使得 FPGA成为解决系统级设计的重要选择方案之一。在这种架构下，应用 FPGA来构建 SPI通信接口是切实可行的。传统 SPI接口的 FPGA实现往往使用厂家提供的 IP核实现，但是经笔者实践发现，这种方法虽然能够满足基本 SPI通信要求而且速度比较快，但是设计不够灵活，不利于功能扩展，例如用户无法知道其内部工作状况，控制信号时序复杂等，用户使用时往往觉得困难，另外，该 IP核不是免费的。基于此，本文将提出一种新的基于 FPGA的 SPI接口设计方法。

　　二、SPI总线原理

　　SPI总线由四根线组成:串行时钟线(SCK),主机输出从机输入线(MOSI),主机输入从机输出线(MISO),还有一根是从机选择线(SS),它们在与总线相连的各个设备之间传送信息。

　　SPI总线中所有的数据传输由串行时钟SCK来进行同步,每个时钟脉冲传送1比特数据。SCK由主机产生,是从机的一个输入。时钟的相位(CPHA)与极性(CPOL)可以用来控制数据的传输。CPOL=“0”表示 SCK的静止状态为低电平,CPOL =“1”则表示SCK 静止状态为高电平。时钟相位(CPHA)可以用来选择两种不同的数据传输模式。如果 CPHA =“0”,数据在信号 SS声明后的第一个 SCK边沿有效。而当 CPHA=“1”时, 数据在信号 SS声明后的第二个 SCK边沿才有效。因此,主机与从机中 SPI设备的时钟相位和极性必须要一致才能进行通信。

　　SPI可工作在主模式或从模式下。在主模式,每一位数据的发送接收需要 1次时钟作用，而在从模式下, 每一位数据都是在接收到时钟信号之后才发送接收。

　　三、设计原理

　　本系统用硬件描述语言 VHDL描述，可 IP复用的通用结构。

　　1、典型应用

　　SPI接口的典型应用如图 1所示。微处理器与从设备通过发送指令的方式实现双向数据传输。

　　2、模块设计

　　根据 SPI总线的原理，可分为以下功能模块：通信模块，控制模块，FIFO模块(缓冲存储器)，配置模块，数据收发模块，如图 2所示。

　　2.1通信模块

　　这个模块实现与微处理器的通信，接收微处理器的数据和指令，通过指令解析，发出控制信号。该模块定义的寄存器包括发送数据寄存器，接收数据寄存器，测试数据寄存器，接收测试数据寄存器，指令寄存器，配置寄存器，状态寄存器，各寄存器详述如下：

　　发送数据寄存器：可写寄存器，接收微处理器发送的数据，而后暂存于 FIFO模块中；

　　接收数据寄存器：可读寄存器，当收到?读数据?指令时，该寄存器将从 FIFO中读入数据且通过数据总线发送至微处理器;

　　测试数据寄存器：可写寄存器，用于在测试模式下接收测试数据，而后暂存于 FIFO模块中；

　　接收测试数据寄存器：可读寄存器，当收到?读测试数据?指令时，该寄存器读入 FIFO中的测试数据，并通过数据总线发送至微处理器，以测试各功能模块工作是否正常；

　　指令寄存器：可写寄存器，接收微处理器的指令，通过指令解析后，往其它模块发出相应的控制信号，包括发送数据指令，读数据指令，复位指令，写测试数据指令，读测试数据指令；

　　配置寄存器：可写寄存器，用于保存 SPI配置参数，包括时钟分频倍数、相位、移位顺序、帧长度等。该寄存器的值将被转发至配置模块。

　　状态寄存器：只读寄存器，控制模块将状态机状态写入该寄存器，供微处理器查询 SPI

　　工作状态；

　　2.2控制模块

　　控制模块是本系统的核心，控制着整个工作流程，为了方便结构化设计，本模块设计了状态机。根据 SPI总线的原理可将总线分为五种状态，分别是等待状态、数据发送状态、数据接收状态、数据接收完毕状态、在线测试状态。各状态之间的关系如图 2所示：

　　2.3 FIFO模块由于微处理器的写数据速率远比串口输出速率快得多，所以必须先将数据保存于缓冲区，FIFO的容量应根据通信数据量的大小来确定，在本设计中，由于数据量不大，所以定义了一个 64 X 8位的异步 FIFO寄存器，用于保存收发数据，用 VHDL硬件描述语言描述的FIFO是一个 64 X 8位的数组。模块包括两个时钟信号，写入和读出数据总线，满标志和空标志信号，当 FIFO为满标志时，写入的数据将被忽略。

　　2.4配置模块该模块设计了2 个 3 X 12位的RAM，一个用于保存主机模块配置参数，另一个用于保存从机模式配置参数，每次主从机模式切换时将配置参数发送到数据收发模块。数据收发模块根据配置参数调整分频倍数、相位、输出顺序（高位先出或低位先出）、帧长度等。

　　2.5数据收发模块

　　该模块实现与从设备的通信。在主机模式下，将 FIFO的并行数据进行并串变换，然后通过 MOSI引脚输出数据，并同时输出驱动时钟和控制信号（低电平）。在从机模式下将串行输入的数据串并变换后写入 FIFO模块中。

　　四、仿真与验证

　　将用 vhdl描述好的 SPI接口电路用 synplify进行综合，然后用 modelsim软件进行仿真。先仿真微处理器通过 SPI接口发送数据过程，在地址总线上输入指令寄存器地址，在数据总线上输入发送数据指令，工作时钟为89.6M，然后在地址总线上输入写数据寄存器地址，在数据总线上输入数据 01010101。得到如图 3所示的部分管脚的波形。

　　然后仿真从设备发送数据过程，首先往 SPI模块的 ss管脚输入低电平，同时从 sclk管脚输入驱动时钟，在 mosi管脚输入数据，得到图 4所示的波形。

　　用 quartus软件进行编译后，将生成的网表文件通过 JTAG下载到 altera公司的 acex1k系列 EP1k30TC144-3运行，配合设计好的单片机程序，分别给 FPGA输入 44.8M和 89.6M工作时钟，在 quartus的 signal tap的辅助分析下都得到了正确的结果。 EP1k30TC144-3芯片共有1728个逻辑单元，本设计使用了 138个，占系统资源的7%，是个比较理想的结果。