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时钟芯片的低功耗设计研究

作者:时间:2011-11-25来源:网络收藏
经过1:8分频后的输出电压提升到标准工作电压;后面部分为低频部分,包括12级分频电路,采用标准工作电压。这一部分分频电路可采用带复位的锁相环,以实现对时钟电路复位和测试的控制。

  由于和第一级分频电路的输入信号的频率为晶振频率,因此采用最低的工作电压V dd1,以期将功耗降下来;对于第二级和第三级,采用的工作电压V dd2比第一级略高;在第三级分频后加一个缓冲器和电平转换电路,采用的工作电压V dd3高于V dd2,即V dd1

  前三级分频器电路由静态主从型D触发器和传输门组成,时钟信号通过传输门加到锁存器两端。前一级的输出为后一级的输入。通过Spectres软件对前三级分频器的输出特性进行仿真可知,当工作电压最低为2V左右时,仍能保持正常工作,满足设计要求。

  综上所述,ASIC设计应从多层次设计上考虑降问题。首先应从CMOS电路的功耗为源探讨降低功耗的电路的体系结构,然后针对各个功耗较大的电路,逐个进行电路优化和参数改进,从而实现对工作在高频部分的电路的功耗进行控制,以满足整个芯片的低功耗设计要求。这种低功耗设计方法通过在低功耗上的设计得到很好的体现。经过实验和流片后测试,都验证了本文所提出的低功耗设计方案是可行的,不仅满足了高性能低功耗的设计要求,而且可以缩短设计周期。


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