时域反射仪的硬件设计与实现----关键电路设计（三）

从表中可以看到，在一般情况下，CLK_NUM的周期都可以直接通过分频来获得，而在时基比较大时，如100ms/div情况下，由于本设计的存储深度在3K左右，对应了10屏(每屏300个点)的图形，如果一次连续的将存储器填满，则需要的时间大概为12s，信号刷新率太低，不适合波形显示，因此在100ms/div时基以后，都采用了软件采样的方式，且此时没有存储深度的概念。波形显示采用了扫描的方式，CLK_NUM的周期由ARM内部的定时中断器开控制。此时屏幕上的信号不是一次刷新，而是从屏幕左方向右方依次更新，当更新完最后一列信号后，又重新回到屏幕波形显示区域的最左侧，依次显示新的波形。

图4-29和图4-30是峰值检测电路时序仿真图，其中MAX和M取输出作为观察峰值检测模块内部单次比较结果，MAX_OUT和MIN_OUT是最终比较出的最大值和最小值，WR_CLK可以作为将比较出的数据写入FPGA内部RAM的写时钟信号。图4-29显示的是在CLK_NUM周期内只有4个数据进行比较的输出结果，而图4-30表示的在CLK_NUM周期内有8个数据进行比较的输出结果。从两张图都可以看到，从数据输入到数据输出都有一定的时间延时。虽然数据有延时，但通过这种流水线的方式将模块的工作速度降了下来，使模块工作更加稳定，同时也不影响波形的正常显示。

本峰值检测模块在示波器模式和时域测量模式下，经过实验证明，完全可以捕获到宽度超过10ns的毛刺信号，而在200MSPS下，可捕获的毛刺宽度将更窄。

3.3.3时域测量下的触发

与一般的时域反射仪相比，本设计具有其它产品所没有的触发功能，该触发功能的设计与示波器测量模式下的触发完好的衔接在一起。脉冲时域测量的触发不像示波器模式下的触发那样，还需要外部触发模拟电路支持，由于脉冲信号是由数字电路来产生，所以可以直接利用FPGA内部的数字逻辑单元来完成触发设计，类似于示波器模式下的上升沿触发，同时为了有效观察脉冲信号的反射，脉冲信号需要在屏幕上可以左右的移动，在触发电路设计上也具有预触发的能力。

预触发是在数字示波器取代模拟示波器后产生的一种新的触发方式。这是因为模拟示波器不具备数据存储的功能，而数字示波器利用它的大量数据存储能力和软件处理能力，实现了预触发功能。有时在某些特定测试情况下，人们感兴趣的波形部分并不是紧跟在引起稳定触发信号的后面，而是在触发以后一段时间，或者是在触发之前。这就需要采集系统能够将触发事件前后一段时间内发生的信号都存储下来，以供处理器处理并显示出来。在实际操作过程中，可