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Virtex-5 LXl10的ASlC原型开发平台设计

作者:时间:2009-01-02来源:网络收藏

  通过前期的大量仿真分析可以很好地保证设计的成功率。

  (2)后仿真

  在PCB Layout完成之后还需要对整个布好的PCB板进行仿真,后仿真更强调对串扰和EMI的分析,如图7所示。只要任何一个网络不满足设计需求,就需要对该网络进行修改,设计新的走线路径,直至满足设计需求。

  Virtex一5LXl10的ASlC原型开发平台设计

  1.6 电源分布系统(PDS)设计

  PDS分析的目的,是要评估数字器件所需的瞬态电流,以提供一条良好的供电路径。电流路径中的寄生电感是导致供电网络设计失败的根源(例如地弹噪声)。一种可能的情况是,IC信号应当发生翻转时却没有翻转;另一种更常见的情况是引起系统抖动(Jitter)变大,从而导致时序错误。在两种情况中,都将造成系统工作不正常或者超出设计规范定义的范围。

  首先检验FPGA的静态和瞬态电流需求,瞬态电流由设计的时钟域、DCM利用率、开关逻辑数目以及同时翻转输出(SimuItaneous Switch Output,SSO)等因素决定,静态和瞬态电流的大小可以利用XPE或XPower来取得。设计满足需求的电源去耦网络,并通过仿真确定所需电容值及其数量,同样,电容在板上的摆放位置对PDS的影响也很重要。图8表明了调整前后电源层阻抗的仿真结果。通过对电源去耦网络的悉心设计,可以有效降低FPGA工作频率范围内的电源阻抗。阻抗越低,意味着系统对瞬态电流的需求越能及时做出反应,因此也越能减小电源的供电噪声。

  图8是对电源VCCO对地的频率一阻抗曲线的仿真图。通过对电源去耦网络的设计,可以保证在400 MHz的范围内,电源阻抗值是小于目标阻抗的。

  Virtex一5LXl10的ASlC原型开发平台设计

  1.7 可测试性设计

  随着布线密度的增加,很难对PCB的每个信号都进行物理连接检测,特别是对于BGA封装的芯片。另外,对高速信号添加测试点还会导致信号路径阻抗不连续,引起反射,从而使信号完整性降低。为解决这一矛盾,在设计中首先对FPGA和与其相连的外围电路的每个信号连接生成了一个测试设计,利用FPGA的逻辑资源对FPGA获取到的输入信号与期望的信号值进行比较,对所得的结果通过JTAG端口或者其他外围显示电路(如LED)显示输出。

  2 结 论

  本文对验证平台硬件设计中的FPGA相关分析进行了详尽描述。目的是通过设计流程前期的大量分析和仿真,将FPGA在整个设计系统的工作特性以及系统环境对FPGA的影响作用进行模拟,得出的结果转化为设计约束导人至PCB Layout的环境中,能有效地提高一次设计成功的机率。按照此流程设计的验证平台工作正常,达到了预期的设计目的。


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关键词: Virtex-5

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