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使用用CPLD和Flash实现FPGA的配置

作者:时间:2010-08-02来源:网络收藏

  1 下载配置模式

  配置文件的下载模式有五种:主串模式(masterserial)、从串模式(slave serial)、主并模式(master selectMAP)、从并模式(slave selectMAP)及JTAG模式。其中,JTAG模式在开发调试阶段使用。为了便于开发设计阶段的调试,本核心路由器设计将JTAG口直接做在信号处理板上。

  主、从模式的最大区别在于:主模式的下载同步时钟(CCLK)由提供;从模式的下载同步时钟(CCLK)由外部时钟源或者外部控制信号提供。主模式对下载时序的要求比从模式严格得多。因此从处理机易于控制下载过程的角度考虑,选择使用从串模式或从并模式较为合适。本设计采用从串模式进行FPGA配置。从串模式引脚说明如表l所示。

从串模式引脚说明

  从串配置时序图如图l所示。TPROG是配置逻辑的复位时间,对xilinx VIRTEXE和VIRTEX2系列,最小应大于300ns。TPL为复位延迟时问,表明配置逻辑复位的延续。对VIRTEXE系列来说,当复位信号PROG变为高电平时,INIT立即变为高电平,配置逻辑就可以接收配置数据流;而对于VIRTEX2系列,TPL最小有500ns的延迟。TICCK为配置时钟CCLK的输出延迟。

从串配置时序图

  当PROG有效(对配置逻辑进行复位)时,FPGA将置低INIT和DONE;PROG变为高电平时,INIT将延迟一段时间用于表明复位状态的延续,继续置低INIT可以延迟配置的进行。当FPGA正在接收配置数据时,INIT变低,表明CRC校验错。当配置完所有的数据时,若配置正确,DONE将会变高。此后FPGA开始启动序列,继续置低DONE可以延迟启动的进行。



关键词: CPLD FPGA Flash RAM EDA VHDL

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