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从4004到core i7——处理器的进化史-CPU构成零件-5

作者:时间:2014-02-19来源:摘自《果壳小组》网收藏

  这个单元有个神奇的性质:当C=0时,A和B是断开的;当C=1时,A信号能够不损失电平地传播到B!

本文引用地址:http://www.eepw.com.cn/article/221767.htm

  这种单元在特定的场景下特别有用。例如总线结构中,各个输出端口就通过一个这样的接到总线上,C一般接片选(CS)信号。这样就能够不冲突地通信了!

  再比如这个2-1数据选择器

  3.动态逻辑(dynamic logic)

  对,你没有看错,确实存在动态逻辑。

  之前我讲的都是静态逻辑。回忆一下,这意味着每个信号都通过低阻回路上拉到VDD或者下拉到地。而在动态逻辑中,信号还可以用存在电容上的电荷导致的电平来表示。我们还是看一张总结这种设计模式的图:

  注意,上图中已经出现了时钟(CLK)信号。一个组合逻辑电路中出现时钟很诡异吧。CL并不是专门接的,利用的就是后一级的门级电容!

  这个电路的工作分成两个阶段:

  第一个阶段,CLK=0,只有上面的导通。CL被强制冲到高电平。

  第二个阶段,CLK=1,只有下面的和PDN导通。如果PDN中有同路,那么CL就被放电,否则就应该停留在高电平。

  不停地重复着两个阶段,就可以使这个电路正常工作!

  我们还是来看看这个电路的利与弊吧。

  Pros:

  1.比例无关的逻辑!由于CLK导致的互补性,这个电路的输出是比例无关的!

  2.无静态功耗。很明显,在理想情况下这个电路没有静态通路。

  3.快!!!这是动态逻辑最主要的特点,理由和伪逻辑一样。没有了PUN,输入电容小,自然就快了。

  4.晶体管数少。理由同上。

  怎么样,动态逻辑很牛吧。不过它的限制也是很明显的。

  Cons:

  1.易受不理想因素的影响。电容上的电荷常常要受漏电的影响。一个动态逻辑门的输入电容一半在fF(10^-15F)级别,这么小的电容即使是反偏PN结的漏电流也会对它造成重大影响。如果电容上的电容存不住,自然就会产生错误。

  2.需要复杂的外电路配合。这主要是CLK信号的生成。



关键词: CMOS PMOS 传输门 NMOS CPU

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