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基于FPGA的FIR数字滤波器设计方案

作者:时间:2014-02-14来源:摘自《电子发烧友》收藏

  (1)设计一个16阶的 ;

本文引用地址:http://www.eepw.com.cn/article/221566.htm

  (2)低通;

  (3)采样频率fs为16 384 Hz,截频点频率fs为533 Hz;

  (4)输入序列位宽为16位。

  在设计界面中,如图4所示,进行下列选择:

  (1)滤波器类型(Filter Type)为低通(Lowpass);

  (2)设计方法(Design Method)为,采用窗口法(Window);

  (3)滤波器阶数(Filter Order)定制为15(设置为15 阶而不是16阶,是由于设计的16阶滤波器的常系数项h(0)=0);

  (4)滤波器窗口类型为Kaiser,Beta为0.5.

  所有的选项确定好后,在FDATool滤波器设计界面中点击“Design Filter”,Matlab就会计算滤波器系数并作相关分析。图5所示为滤波器的幅频响应。

图4 FDATool的滤波器设计界面及图5 FIR滤波器的幅频响应

  由于所有的模块都在同一个Simulink图中,这时的Simulink设计图显得很复杂,不利于阅读和排错,因此把FIR数字滤波器模型做成一个子系统在设计图中显示出来,如图7所示,这就是Matlab中的层次化设计,在顶层设计图中,滤波器作为名称是SubFIR_533_16js的一个模块出现。同时,图7中还设置了其他模块,包括仿真信号输入模块、Signal Tap Ⅱ信号实时监测模块、Signal Compiler模块、硬件开发板模块、TestBench模块。

图7 FIR数字滤波器的顶层设计图

  这样整个滤波器的Simulink电路设计模型就完成了,然后要对该模型进行系统级仿真,查看其仿真结果,在频率为533 Hz的波形输入上加入了频率为3 600 Hz的扰动波形,其Simulink仿真结果如图8所示。

图8 Simulink仿真结果图

  图中,上面的波形是533 Hz的输出,中间的波形是533 Hz加上3600 Hz高频干扰后的输出,下面的波形是经过滤波后的输出。

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关键词: DSP FPGA VHDL 滤波器 FIR

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