用于高速ADC的低抖动时钟稳定电路的设计

　　0 引言

　　近年来，由于半导体技术、数字信号处理技术及通信技术的飞速发展，A／D、D／A转换器近年也呈现高速发展的趋势。随着数字信号处理技术在高分辨率图像、视频处理及无线通信等领域的广泛应用，对高速、高精度、基于标准COMS工艺的可嵌入式ADC的需求日益迫切。此外对于正在兴起的基于IP库设计和片上系统(SOC)集成研究来说，对低功耗、小面积、低电压以及可嵌入设计的ADC核心模块需求更甚。

　　由于高速、高精度A／D转换器(ADC)的发展，尤其是能直接进行中频采样的高分辨率数据转换器的上市，对稳定的采样时钟的需求越来越迫切。随着通信系统中的时钟速度迈人吉赫兹级，相位噪声和时钟抖动成为模拟设计中十分关键的因素。

　　为了保证电子系统的数据采集、控制反馈和数字处理的能力和性能，现代军用电子系统对A／D转换器的要求也越来越高。尤其是军事数据通信系统、数据采集系统对高速、高分辨率A／D转换器的需求在不断增加，时钟占空比稳定电路作为高速、高精度A／D转换器的核心单元，对转换器的信噪比(RSN)和有效位(ENOB)等性能起至关重要的作用，要保证高速、高精度A／D转换器的性能，必须首先保证采样编码时钟具有合适的占空比和很小的抖动。

　　1 时钟稳定电路

　　相位噪声和抖动是对同一种现象的两种不同的定量方式。在理想情况下，一个频率固定的完美的脉冲信号(以1 MHz为例)的持续时间应该恰好是1μs，每500 ns有一个跳变沿，但这种信号并不存在。如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是相位噪声，或者说是抖动。

　　抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。通常，10 MHz以下信号的周期变动并不归入抖动一类，而是归入偏移或者漂移。数据转换器的主要目的要么是由定期的时间采样产生模拟波形，要么是由一个模拟信号产生一系列定期的时间采样。因此，采样时钟的稳定性是十分重要的。从数据转换器的角度来看，这种不稳定性，亦即随机的时钟抖动，会在模数转换器何时对输入信号进行采样方面产生不确定性。

　　从数据转换器的角度来看，编码带宽可扩展到数百兆赫。在考虑构成数据转换器时钟抖动噪声的带宽时，其范围是从直流到编码的带宽，这远远超过制造商常常当作标准时钟抖动测量值引用的12kHz~20 MHz典型值。由于与抖动有关的是宽带转换器噪声增大，所以只要观察数据转换器噪声性能的下降，就可很方便地评估时钟抖动。式(1)可确定由于时钟抖动而产生的信噪比(RSN)极限

　　式中：f为模拟输入频率；t为抖动。求解t则式(1)变为式(2)。如果已知工作频率和RSN要求，则式(2)就可确定时钟抖动要求

　　只要在模拟输入频率增大时观察到信噪比下降，就可以很方便地使用数据转换器(特别是模数转换器ADC)，通过快速傅里叶变换(FFT)技术计算出信噪比。从总噪声中减去ADC产生的噪声，就可以估算出时钟抖动产生的噪声，一旦知道噪声系数，就可以计算出时间抖动。

　　ADI产品与其他公司产品相比之所以能提高采样性能，主要得益于对DCS电路的改进。DCS电路担负着减小时钟信号抖动的作用，而采样时序就取决于时钟信号。各家公司过去的DCS电路只能将抖动控制在0．25 ps左右，而高性能新产品AD9446和LTC2208则将抖动降低到50 fs左右。通常降低抖动就能够改善信噪比，这样便提高了有效分辨率(ENOB：有效比特数)，从而在达到16 bit量子化位数的同时，实现100 Msps以上的采样速率。如果不控制抖动就提高采样速率的话，将降低ENOB，无法获得希望的分辨率，也无法提高量子化位数。随着高性能A／D转换器的发展，DCS电路向更高速度、更小抖动和稳定方向发展。

　　目前，国外几个大公司所设计的A／D转换器中时钟占空比稳定电路的指标如表1所示。由于国内高速、高精度A／D转换器的设计技术、工艺技术和测试技术与国外先进水平还有一定的差距，同时研制的时钟稳定电路性能指标还不理想，目前正在研制的时钟占空比稳定电路频率为65 Msps，抖动为2 ps。

　　时钟占空比稳定电路框图如图2虚框所示，它由输入缓冲放大器A，开关Kl、K2和DLL组成。

　　缓冲放大器A实际上只是对时钟信号进行缓冲。当采样时钟频率低于DLL工作下限时，开关K1、K2向上闭合，DLL被旁路；开关K1、K2向下闭合，DLL开始作用，调节输入时钟信号相位。由于DLL具有延迟锁相的功能，因此能很好地控制时钟占空比，本设计中通过下文的具体电路能使输入时钟的占空比接近50％，抖动小于0．5 ps。

　　延迟锁相环在普通锁相环(PLL)的基础上，用电压控制延迟线代替了压控振荡器，其结构框图如图3所示。其中CKin和CK4之间的相位差用一个鉴相器来检测，产生成比例的平均电压Vcont，通过这个电压的负反馈来调节每一级的延时。对于大的环路增益，CKin和CK4之间的相位差很小，即这四级电路将时钟几乎准确地延时了一个周期，从而建立了准确的时钟沿间隔。这种电路结构被称为延迟锁相环，是为了强调它采用了一个电压控制延迟线电路而不是VCO。实际上，为获得无穷大的环路增益，需要在PD和LPF之间插入电荷泵。

　　延迟线与振荡器相比受噪声较小，这是因为波形中被损坏的过零点在延迟线的末端就消失了，而在振荡器电路中又会再循环，因而产生更多的损坏；其次，DLL中控制电压的变化能迅速改变延迟时间。总之，PLL中用到的振荡器存在不稳定性和相位偏移的积累，因而在补偿时钟分别造成的时间延迟时，会降低PLL的性能。因此DLL的稳定性和稳定速度等问题比PLL要好。

　　2 电路设计

　　2．1 电路原理图

　　图4中，虚框a中的电路为鉴相器(PD)，S为鉴相器的控制端，只有为低电平时，鉴相器才起作用。压控延迟线的输出端VCDLout为鉴相器的输入端，这个信号与时钟信号CLK进行比较，得出输出信号A。由于S端低电平有效，CLK信号就是与它的反相延迟信号与非进入后面的锁存结构。其实就是检测下沿与另一个下沿组成一个占空比接近50％的时钟信号。A信号经过一个电阻R传入电荷泵中(其实在鉴相器的输出端可以加一个反相器再加一个电容滤波)。虚框b为电荷泵，由一个运算放大器组成。其中F端接一个电压值为基准的一半的电压，即为1．65 V。