新闻中心

EEPW首页 > 模拟技术 > 设计应用 > 亚微米CMOS电路中VDD-VSSESD保护结构设计一

亚微米CMOS电路中VDD-VSSESD保护结构设计一

作者:时间:2012-10-11来源:网络收藏
0px; WHITE-SPACE: normal; LETTER-SPACING: normal; BACKGROUND-COLOR: rgb(255,255,255); orphans: 2; widows: 2; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">亚微米CMOS电路中VDD-VSSESD保护结构设计一

  然后,对该电路进一步做了FIB实验,即用激光把电路中该结构去掉,再做ESD打击实验,ESD结果显示:-VSS模式下,ESD抗击电压超过5kV,但I/O-、I/O-VSS、I/O-I/O模式下最差的只能达到1.3kV电路就短路失效了。

  所以,从本电路的ESD实验结果及所做的实验分析可得到:

  (1)电路中,-VSS电压钳位保护结构对提高整个电路的ESD性能非常必要,不能轻易去掉。

  (2)该结构自身必须要有一定的健壮性,所以该结构中各器件的设计尺寸及版图设计规则非常重要。

  下面将进一步探讨在亚微米 IC ESD结构的设计中,VDD-VSS电压钳位结构的有效设计。

  在HBM(Human Body Model)模型中,主要包含三种ESD的打击方案:

  (1)I/O-VDD/VSS;(2)I/O-I/O;(3)VDD-VSS;

  几种方式相对独立也相互影响,其中I/O-VDD/VSS模式下主要利用每个I/O口对VDD、VSS直接的保护结构,通常放置在每个I/O PAD的两侧,如一对简单的二极管,Finger型的GGNMOS(Gate-Ground NMOS)、TFO(Thick-Field-Oxide)场管、SCR或几个结构的组合等,主要利用晶体管的Snap back-down骤回崩溃区对电压进行钳位,见图4,其中PS-mode及ND-mode模式下电路易损坏;I/O-I/O及VDD-VSS模式则与VDD、VSS间直接的ESD保护结构的设备及全芯片的ESD保护结构设计极为相关。特别是全芯片VDD、VSS间直接有效的ESD低阻抗大电流泄放通道的设计能有效提高电路的整体抗ESD性能,关于全芯片的ESD结构设计将在文章的最后予以简单的阐述。

  

亚微米CMOS电路中VDD-VSSESD保护结构设计一

上一页 1 2 下一页

关键词: CMOS VDD VSSESD

评论


相关推荐

技术专区

关闭