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使用MATLAB和Simulink算法创建FPGA原型(二)

作者:时间:2013-10-15来源:网络收藏

利用自动HDL代码生成功能更快生成

  在生成时,HDL代码必不可少。工程师手工编写了 Verilog或VHDL代码。作为替代选择,使用HDL编码器自动生成HDL代码具有众多明显优势。工程师可以快速地评估能否在硬件中实施当前算法;迅速评估不同的算法实现,选择最佳方案;并在FPGA上更快地建立算法原型。

  对于DDC案例研究而言,可以在55秒内生成了5780行HDL代码。工程师可以浏览并很快理解代码(图7)。自动代码生成功能允许工程师对系统级模型进行更改,并且,通过重新生成HDL代码,该功能可以在数分钟之内生成更新的HDL实现方案。

  可以在55秒内生成了5780行HDL代码

  重用具有协同仿真功能的系统级测试平台进行HDL验证

  功能验证:HDL协同仿真使工程师能够重用模型,将激励驱动至HDL仿真器,并对仿真输出执行交互式系统级分析(图8)。

  HDL协同仿真使工程师能够重用Simulink模型

  HDL仿真仅提供数字波形输出,而HDL协同仿真则提供了显示HDL代码的完整视图,并可以访问的全套系统级分析工具。当工程师观察到预期结果与HDL仿真结果存在差异时,可借助协同仿真进一步了解该失配所产生的系统级影响。

  例如,在图9中,频谱仪视图可以使工程师做出明智决定,忽略预期结果与HDL仿真结果之间的失配,其原因是该差异位于阻带区。相比之下,数字波形输出只是将预期结果与HDL仿真结果的失配标记为误差。尽管工程师最终可能得出相同的结论,但这将需要更多的时间完成所需的分析。

  使用特定域频谱仪分析系统级指标并评估HDL实现的性能

  测试覆盖率:工程师可以使用HDL验证工具、设计验证工具和ModelSim/Questa自动执行代码覆盖率分析。在该工作流程中,Simulink设计验证工具可针对模型覆盖率生成一套测试用例。HDL验证工具自动使用这一套测试用例运行ModelSim/Questa,收集代码覆盖率数据,以对生成的代码加以全面分析。

使用FPGA在环仿真加速验证

  使用系统级仿真和HDL协同仿真验证DDC算法之后,便可以立即在FPGA目标平台上部署DDC算法。对算法执行基于FPGA的验证(也称为FPGA在环仿真)可以增强对算法在现实环境中有效运行的信心。相比基于主机的HDL仿真,该验证可以使工程师更快地运行测试方案。

  对于DDC算法而言,可以使用Simulink模型驱动FPGA输入激励并分析FPGA的输出(图10)。与HDL协同仿真一样,在Simulink中始终可以利用相关数据进行分析。

  使用Simulink模型驱动FPGA输入激励并分析FPGA的输出

  图11对比了HDL协同仿真和FPGA在环仿真这两种用于DDC设计的验证方法。在本案例中,FPGA在环仿真的速度是HDL协同仿真的23倍。这样的速度提升使工程师能够运行更广泛的测试用例并

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关键词: MATLAB Simulink FPGA原型

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