中科院EDA中心三维及纳米集成电路设计自动化技术研究成果
研究方向一：三维纳米级电路可制造性设计方法及EDA技术
本文引用地址：http://www.eepw.com.cn/article/202204/433160.htm进入纳米工艺节点，电路的物理结构对工艺容差和设计提出了新的挑战，可制造性和成品率成为集成电路高端芯片能否实现批量生产并盈利的最关键因素之一，可制造性设计EDA技术搭建了沟通电路设计与工艺制造的桥梁，可系统提升纳米芯片的良率和性能。
实验室针对集成电路先进工艺制造和设计中存在的基础性、前瞻性核心问题，开展三维纳米级电路可制造性设计方法及EDA基础理论和关键技术研究，构建纳米加工与设计协同优化的具有自主知识产权的DFM软件平台，形成实现工艺热点检测和寄生参数提取的整套解决方案，从而实现新一代集成电路设计关键技术与EDA工具的创新和突破。研究内容包括可制造性设计、三维纳米芯片CMP建模理论和方法、图形效应建模、冗余金属智能填充、EDA并行计算、全芯片热点检测和优化等关键技术。
研究成果：
通过开展三维纳米级电路可制造性设计方法及EDA技术研究，创新性地建立了纳米尺度芯片多物理场CMP工艺仿真模型和设计优化技术，构建了纳米加工与设计协同的ArtDFM参考流程和软件平台，满足大型纳米芯片DFM技术需求。Art系列DFM软件包括业界首款32/28nm HKMG CMP模拟工具和纳米节点铜互连CMP仿真工具，具有主流版图格式（GDSII、OASIS等）快速处理、版图参数提取、冗余金属智能填充、CMP工艺仿真、热点输出与反标以及第三方应用集成等功能。Art系列DFM软件支持多核架构自适应并行计算，其运算速度和精度达到业界先进水平，各项指标达到工业界使用标准，已应用于国内知名设计和制造企业，为其提供全芯片热点检测和表面平坦性预测服务。
纳米芯片DFM平台
平坦性仿真热点检测 研究方向二：高频电磁场分析及仿真技术 该研究方向重点在高频电磁场算法基础研究、算法应用研究以及算法工具开发这三个层面开展研究工作，研究内容主要包括电磁及多物理耦合场的多层级建模仿真与优化技术，面向电磁及多物理分析的模型降阶算法，无线通信信道建模技术以及面向物联网的定位等应用。 研究成果： 在基于广义本征分解的集成电路互连系统高效物理建模研究中，实现了求解高频电磁场参数问题的广义本征分解方法(PGD)以及棱单元的静磁场计算中的PGD方法。与常用的模型降阶方法正交本征分解方法 (POD)相比，随着参数空间维数的增加，PGD的优势逐渐凸显。以模拟低通滤波器的数值试验为例，在频率和电容率的参数空间中，PGD计算可以比迭代扫频计算节省90%以上的运算时间。 在室内毫米波无线通信定位混合系统中，为提高定位精度，利用watersheds、主成分分析以及人工神经网络等方法，实现了对LOS和NLOS波束的识别。此项毫米波波束判别工作属于首创。 在并行计算研究中，结合任务级并行与数据级并行，提高了版图参数提取效率。实现了网格剖分优化技术，对GDSII版图解析得到的几何结构文件，采用Tetgen/Gmsh等开源包进行网格剖分，并借助自动网格加密实现对版图参数提取的加速。 在模型降阶及其在电磁数值分析的应用研究中，课题组利用C++编程实现了POD/PGD两种模型降阶串行工具，利用模型降阶中的“模式”作为相对独立的任务级并行，采用数据级并行算法，对一维和二维参数空间中的全波问题进行了参数研究。算例表明，POD与PGD均可得到相当精确的解，从而获得结构的共振模态。 研究方向三：亚阈值低功耗设计方法及EDA技术 该研究方向旨在研究亚阈值极低功耗SoC设计方法学，研发设计面向移动物联网、体域网等应用的亚阈值SoC极低功耗IP，并为对应SoC设计研究关键EDA技术。主要研究PVT-A偏差下高鲁棒性亚阈值极低功耗SoC设计方法学及关键优化技术，主要内容包括器件、版图、电路和架构之间跨层协同设计和优化，亚阈值极低功耗基础单元、新型结构电路、复杂功能IP的设计，PVT-A变化敏感情形的器件建模、电路建模和模型验证技术，亚阈值极低功耗SoC快速统计分析与优化技术，高鲁棒性可重构异步亚阈值极低功耗SoC设计技术，并研发相关核心算法及EDA软件原型。 亚阈值极低功耗SoC设计方法学及关键EDA技术框架 研究成果: EDA中心在亚阈值极低功耗SoC设计方法学及关键EDA技术领域开展了多年的研发工作，研究设计了亚阈值温度传感器、32位亚阈值SAPTL超前进位加法器、16位亚阈值B-SAPTL加法器、16x16亚阈值ASYN-B-SAPTL异步乘法器、动态可重构亚阈值逻辑等多款极低功耗电路IP，技术指标均优于文献报道的同类功能电路，研发了单元电路版图微调软件、电路结构自动评测工具、电路器件参数优化工具、快速High-σ蒙特卡洛分析工具、器件建模工具、PVT敏感的单元电路特征化工具等。 研究方向四：支持千万门级的高速并行SPICE后仿真技术 现有SPICE仿真工具虽然算法各异，但总体都是基于CPU的通用软件算法，在求解先进工艺的超大量器件模型，超大规模电路矩阵，特别是RC矩阵时，由于CPU架构和运算单元的制约，整体运算效率已无法适应先进工艺设计的需求。 该研究方向从系统架构层面构建新的仿真验证方案，进行基于GPU/CPU异构平台高精度并行晶体管级后仿真工具的开发。通过对仿真算法的分解，配合对应的专用硬件架构以适应仿真算法的特点，通过软硬件协同，最终达到对现有仿真工具1个数量级以上的仿真加速效果，从而支撑更大规模、更复杂设计的仿真验证，完成原仿真工具无法完成的仿真验证任务。 研究成果： 截至2020年底，研发的仿真工具性能已达到主流工具的4~6倍。
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