ISSCC 2019论文之引人瞩目的高速接口

　　2)高速接口这个方向非常非常非常吃先进工艺。这个session八篇论文，除了最后两篇学校的论文，均采用16/14nm或者7nm的FinFET工艺。一方面，高速接口电路优化到最后，速度的天花板由工艺的极限决定，不采用先进工艺没有办法跟别人竞争。另一方面，高速接口的很多应用场景都是作为IP集成在一个更大的芯片之间，选择工艺时需要考虑主流客户会使用什么工艺，否则别人没法用你的IP。

　　3)由于太吃先进工艺，成本实在太高，学校已经很难在高速串口方面做出太多成果，主要的论文都是来自于工业界。业界玩家主要有博通、英特尔、inphi、xilinx、Nvidia等等，还有就是像我所在公司这样的初创公司。博通大概是做的最好的，但是价格也贵。xilinx和Nvidia主要给自家做，不卖IP。市场上的IP供应选择并不太多。

　　4)从技术上来说，56G的高速接口架构已经较为稳定，主流选择是：RX基于DSP，Time Interleaved ADC，一般先4到8的Track/Hold，每个Track/Hold带若干个ADC的Slice，TX采用Half Rate。均衡方面差不多都是CTLE、1-TAP DFE、若干TAP的FIR，以及TX-FFE。那56G接下来的技术挑战就是低功耗、以及更强大的Adaptive功能。对于112G的高速接口，我觉得现在大家追求的目标是先做出来再说，功耗什么的留给以后再优化，在架构选择上可以看到一些趋势，但还没有稳定下来。

　　这个Session一共八篇论文，其中三篇56G，四篇112G。下面我们来看看每篇论文具体做了些什么。

八篇论文

　　1) 100Gb/s 1.1pJ/b RX from IBM Zurich

　　这是我看到的第二篇超过单通道100Gb/s的RX论文，上一篇是Xilinx发在2018年的VLSI上，但这篇的能量效率比上一篇要小不少。

　　除了速度快之外，这篇最主要的亮点在于做了1-TAP Speculation的DFE。Speculation是常见的提高DFE速度的方案，对于NRZ信号来说还好，代价不算特别大。但对于PAM4，直接做Speculation的话需要12个比较器，额外的硬件代价比较大，所以PAM4 DFE speculation一直是个难点。这篇通过1+0.5D的脉冲响应，将比较器的数目从12个降低到了8个，起到节省功耗的目的。但这样做的局限在于，需要预先通过CTLE将channel的响应将将好调到1+0.5D，一般CTLE的可调范围都有限，这点在实际的使用环境下可能做不到。现场有人问这个问题，如果channel loss很小，怎么实现1+0.5D的响应。作者回答说假如channel loss很小，他们可以把DFE关掉，不用DFE。

　　我不确定产品中是否会喜欢这种方法。我觉得工程设计中存在这样的准则：假如一个较简单的方案已经能够达到可接受的效果，那就不要使用更复杂的方案，因为复杂本身就是成本。

　　整个接收机的系统框图如下。整体来看，采用了quad rate方案，降低时钟分布功耗。VGA直接驱动32个比较器，没有用Track/Hold，这里负载会稍微大一点，估计会成为带宽的瓶颈，因此这里加了一个电感拓展带宽。SR出来之后还是4UI(25G)的高速数据，DSP是处理不了，通过DMUX降速到32UI再给DSP处理。CTLE里没有使用电感，这点很厉害，但是论文里没有给出CTLE单独的测试结果。芯片的完成度还不太高，最终采用探针台进行测试。