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半导体芯片如何实现“瘦身之路”?3D IC是一大绝招

作者:时间:2018-11-08来源:OFweek电子工程网收藏
编者按:面对激烈的市场竞争,终端消费电子产品在“轻、薄、短、小”的外形尺寸以及多元功能的追求不曾停歇。

  3D级测试品质意味著什么?

本文引用地址:http://www.eepw.com.cn/article/201811/394022.htm

  在进行3D测试之前,晶圆首先要经历晶圆测试;有些可通过测试,另一些则否。通过测试的裸晶继续进行封装,然后进行封装测试,在这些环节还会发现更多不合格件。

  1、传统晶圆和封装测试的比较


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  2、3D堆叠IC的晶圆与封装测试比较

  如果裸晶缺陷覆盖率是95%,则10层堆叠的最终封装良率将会是60%。显然地,如果5%的逃脱率导致40%的最终产品被丢弃,这并不是我们希望看到的。


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  3、嵌入式测试压缩和逻辑内建自测试组合的优点

  3D封装需要非常高品质的晶圆级测试,以便只有“良品裸晶”被封装在一起。3D测试还需要已知合格的中介层、部份堆叠测试、TSV和封装测试。


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  逻辑内建自测试元件使系统自我测试成为可能,这对于汽车或医疗应用的IC尤为重要。添加单元内和非传统失效模型则能够使设计中数位逻辑元件的测试品质达到可接受的程度。除此之外还需要测试嵌入式IP、I/O以及TSV。

  对于I/O和TSV,因为无法保证与ATE的电气接触,测试必须在非接触形式下进行。这是一个有待研究的领域;其中一种有趣的做法是使用边界扫描途径,为部份封装的元件进行晶圆级测试,以及封装内芯片之间的互连测试。

  总结:

  未来几十年内,3DIC都将凭借着更低的成本、更小的体积,以及推动芯片功能进化等优势,成为未来半导体产业的新典范,而3D堆栈DRAM和3D逻辑SoC应用将成为推动3DIC技术获得大量采用的最主要驱动力,接下来依序是CMOS影像、功率组件和MEMS等。所谓的wide I/O接口以及在28nm采用TSV技术来大量制造移动/平板产品专用应用处理器芯片的情况也将有可能发生。但事实上,要成功推动3DIC,除了技术问题,还涉及到复杂的供应链部份,它要改变的层面非常多。因此,包括三星和台积电(TSMC)在内的晶圆代工巨擘们,都不停针对3DIC展开垂直整合布局,希望能满足领先无晶圆厂半导体公司,如高通、博通、Marvell、NVIDIA和苹果的需求,以及其它采取轻晶圆厂策略的业者如德州仪器、意法半导体和NEC /瑞萨等。

  未来在拓展3DIC业务时,业界必须寻求所谓的“虚拟IDM”模式,其中包括TSV蚀刻填充、布线、凸块、晶圆测试和晶圆级组装在内的中阶晶圆处理部份,有报告指出,其市场规模预计可达38亿美元。另外,后段的组装和测试部份,如3DIC模块等,预估将达46亿美元,而这些,都代表着先进封装产业未来可持续获得成长的商机所在。


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关键词: 芯片 传感器

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