深度解析嵌入式DDR总线的布线分析与设计

控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33 Ω，并联匹配终端电阻RT值为25～68 Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。

2.5 电源部分的设计分析

通常情况下，DDR供电电压是2.3～2.7 V，典型值是2.5 V，工作频率的不同可能引起正常工作电压的不同。参考电压VREF是1.13～1.38 V，典型值是1.25 V。VTT以VREF为参考，电压范围是(VREF-0.4 V)-(VREF+0.4 V)。由于VREF只是给差分接收器端提供一个直流参考电平，所以电流比较小，最大只有3 mA。VTT的电流由于上拉的缘故，在输出端输出高电平时，VTT应能流入电流;在输出端输出低电平时VTT电流输出。故VTT必须能同时有流入和流出电流，电流的大小依赖于总线上同时出现的电位状态，从常用的设计来看最大可以从2.3 A到3.2 A。

由于VREF电压作为其他信号接收端的重要参考，故它的布线设计也是十分重要的。叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电源芯片会把VREF和VTT从同一源输出，但是由于使用的目的不同，走线也完全不同。VREF最好和VTT在不同平面，以免VTT产生的噪声干扰VREF。而且无论是在DDR控制器端还是DDR存储器端，VREF脚附近都应放置去耦电容，消除高频噪声。VREF的走线宽度应该越宽越好，最好为20～25 mil。

VTT电源应该单独划分一块平面来供应电流，且最好放在DDR存储器端。如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻都添加一个0.1 μF或0.01μF的去耦电容，这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。

结 语

在带有DDR的嵌入式系统主板中，设计PCB最难的部分莫过于DDR的走线设计。好的走线就等于有了好的信号完整性和好的时序匹配，总线在高速输入/输出数据过程中就不会出错，甚至能够有更好的抗串扰和EMC能力。DDR总线并行传输且速率较高，在设计过程中如果没有按照严格的约束进行布线，在设备后期调试过程中，将会出现各种各样异常问题，甚至是系统根本无法启动。而这些问题在查找和调试中很难发现，以至于无法完成硬件的开发。最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题，在走线时就把这些规则运用进去;如果有条件，可以做一下仿真，预先验证一下设计。这样做出来的设计，系统的稳定性和可靠性才会更高。