DDRx的关键技术介绍
ODT(On-Die Termination，片内终结)
ODT也是DDR2相对于DDR1的关键技术突破，所谓的终结(端接)，就是让信号被电路的终端吸收掉，而不会在电路上形成反射，造成对后面信号的影响。顾名思义，ODT就是将端接电阻移植到了芯片内部，主板上不再有端接电路。在进入DDR时代，DDR内存对工作环境提出更高的要求，如果先前发出的信号不能被电路终端完全吸收掉而在电路上形成反射现象，就会对后面信号的影响造成运算出错。因此目前支持DDR主板都是通过采用终结电阻来解决这个问题。由于每根数据线至少需要一个终结电阻，这意味着每块DDR主板需要大量的终结电阻，这也无形中增加了主板的生产成本，而且由于不同的内存模组对终结电阻的要求不可能完全一样，也造成了所谓的“内存兼容性问题”。 而在DDR-II中加入了ODT功能，当在DRAM模组工作时把终结电阻器关掉，而对于不工作的DRAM模组则进行终结操作，起到减少信号反射的作用，如下图六所示。
图六 ODT端接示意图
ODT的功能与禁止由主控芯片控制，在开机进行EMRS时进行设置，ODT所终结的信号包括DQS、DQS#、DQ、DM等。这样可以产生更干净的信号品质，从而产生更高的内存时钟频率速度。而将终结电阻设计在内存芯片之上还可以简化主板的设计，降低了主板的成本，而且终结电阻器可以和内存颗粒的“特性”相符，从而减少内存与主板的兼容问题的出现。
重置(Reset)
重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3 内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，且所有内部的程序装置将复位，DLL(延迟锁相环路)与时钟电路将停止工作，甚至不理睬数据总线上的任何动静。这样一来，该功能将使DDR3达到最节省电力的目的，新增的引脚如下图七所示。
图七 Reset及ZQ引脚
ZQ校准
如上图七所示，ZQ也是一个新增的引脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎(ODCE，On-Die Calibration Engine)来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期(在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期)对导通电阻和ODT电阻进行重新校准。
VREFCA VREFDQ
对于内存系统工作非常重要的参考电压信号VREF，在DDR3系统中将VREF分为两个信号。一个是为命令与地址信号服务的VREFCA，另一个是为数据总线服务的VREFDQ，它将有效的提高系统数据总线的信噪等级，如下图八所示。
图八 VREFCA VREFDQ
现在来说说DDR3和DDR4最关键的一些技术，write leveling以及DBI功能。
Write leveling功能与Fly_by拓扑
Write leveling功能和Fly_by拓扑密不可分。Fly_by拓扑主要应用于时钟、地址、命令和控制信号，该拓扑可以有效的减少stub的数量和他们的长度，但是却会导致时钟和Strobe信号在每个芯片上的飞行时间偏移，这使得控制器(FPGA或者CPU)很难保持tDQSS、tDSS 和tDSH这些参数满足时序规格。因此write leveling应运而生，这也是为什么在DDR3里面使用fly_by结构后数据组可以不用和时钟信号去绕等长的原因，数据信号组与组之间也不用去绕等长，而在DDR2里面数据组还是需要和时钟有较宽松的等长要求的。DDR3控制器调用Write leveling功能时，需要DDR3 SDRAM颗粒的反馈来调整DQS与CK之间的相位关系，具体方式如下图九所示。
图九、 Write leveling
Write leveling 是一个完全自动的过程。控制器(CPU或FPGA)不停的发送不同时延的DQS 信号，DDR3 SDRAM 颗粒在DQS-DQS#的上升沿采样CK 的状态，并通过DQ 线反馈给DDR3 控制器。控制器端反复的调整DQS-DQS#的延时，直到控制器端检测到DQ 线上0 到1 的跳变(说明tDQSS参数得到了满足)，控制器就锁住此时的延时值，此时便完成了一个Write leveling过程;同时在Leveling 过程中，DQS-DQS#从控制器端输出，所以在DDR3 SDRAM 侧必须进行端接;同理，DQ 线由DDR3 SDRAM颗粒侧输出，在控制器端必须进行端接;
需要注意的是，并不是所有的DDR3控制器都支持write leveling功能，所以也意味着不能使用Fly_by拓扑结构，通常这样的主控芯片会有类似以下的描述：
DBI功能与POD电平
DBI的全称是Data Bus Inversion数据总线反转/倒置，它与POD电平密不可分，它们也是DDR4区别于DDR3的主要技术突破。
POD电平的全称是Pseudo Open-Drain 伪漏极开路，其与DDR3对比简单的示例电路如下图十所示。
图十 POD示意电路
从中可以看到，当驱动端的上拉电路导通，电路处于高电平时(也即传输的是“1”)，此时两端电势差均等，相当于回路上没有电流流过，但数据“1”还是照样被传输，这样的设计减少了功率消耗。
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