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FPGA重点知识13条,助你构建完整“逻辑观”之二

作者:时间:2018-02-11来源:网络收藏

  如图所示,这是PCLK和D[7:0]在SF-CY3核心板上的走线。

本文引用地址:http://www.eepw.com.cn/article/201802/375719.htm


  如图所示,这是PCLK和D[7:0]在SF-SENSOR子板上的走线,在这个板子上的走线由匹配电阻分两个部分。


  根据前面的走线长度,我们可以换算一下相应的走线延时,如下表所示。因此,我们可以得到,Tcpcb_max = 0.35ns,Tcpcb_min = 0.35ns,Tdpcb_max = 0.36ns,Tdpcb_min = 0.31ns。



  将上面得到的具体数值都代入公式,得到:

  Input max delay = (0 – 0.35ns) + 65ns + 0.36ns = 65.01ns

  Input min delay = (0 – 0.35ns) + 8ns + 0.31ns = 7.96ns

  加上一些余量,我们可以去input max delay = 66ns,input min delay = 7ns。

  下面我们来添加时序约束,打开TimeQuest,点击菜单栏的ContraintsàCreat Clock,做如下设置。


  点击ContraintsàSet Maximum Delay,对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhref的set_max_delay做如下设置。


  点击ContraintsàSet Minimum Delay,对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhref的set_min_delay做如下设置。


  约束完成后,参照前面章节Update Timing Netlist并且Write SDC File…,接着就可以重新编译整个工程,再来看看这个时序分析的报告。在报告中,数据的建立时间有9-13ns的余量,而保持时间也都有7-11ns的余量,可谓余量充足。



  另外,我们也可以专门找一条路径出来,看看它的具体时序路径的分析。vd[0]这条数据线的建立时间报告中,66ns的input max delay出现在了Data Arrival Path中。


  而在vd[0]的保持时间报告中,7ns的input min delay则出现在了Data Arrival Path中。



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关键词: FPGA 时钟

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