一篇文章说清半导体制程发展史

　　相比之下，目前的最小量产的晶体管尺寸是20nm (14nm node)，已经有了10倍以上的差距。

　　有人会问，为何没有衍射效应呢?

　　答案是业界10多年来在光刻技术上投入了巨资，先后开发了各种魔改级别的暴力技术，诸如浸入式光刻(把光程放在某种液体里，因为光的折射率更高，而最小尺寸反比于折射率)、相位掩模(通过180度反向的方式来让产生的衍射互相抵消，提高精确度)，等等，就这样一直撑到了现在，支持了60nm以来的所有技术节点的进步。

　　又有人会问，为何不用更小波长的光源呢?

　　答案是，工艺上暂时做不到。

　　是的，高端光刻机的光源，是世界级的工业难题。

　　以上就是目前主流的深紫外曝光技术(DUV)。业界普遍认为，7nm技术节点是它的极限了，甚至7nm都不一定能够做到量产。下一代技术仍然在开发之中，被称为极紫外(EUV)，其光源降到了13nm。但是别高兴地太早，因为在这个波长，已经没有合适的介质可以用来折射光，构成必须的光路了，因此这个技术里面的光学设计，全部是反射，而在如此高的精度下，设计如此复杂的反射光路，本身就是难以想象的技术难题。

　　这还不算(已经能克服了)，最难的还是光源，虽然可以产生所需的光线，但是强度远低于工业生产的需求，造成EUV光刻机的晶圆产量达不到要求，换言之，拿来用就会赔本。一台这种机器就上亿美元。所以EUV还属于未来。

　　基于以上三个原因，其实很早开始就导致晶体管的尺寸缩小进入了深水区，越来越难，到了22nm之后，已经无法做大按比例缩小了，因此就没有再追求一定要缩小，反而是采用了更加优化的晶体管设计，配合CPU架构上的多核多线程等一系列技术，继续为消费者提供相当于更新换代了的产品性能。

　　目前，技术节点的数字仍然在缩小，但是已然不再等同于晶体管的尺寸，而是代表一系列构成这个技术节点的指标的技术和工艺的总和。

　　第三个问题，技术节点的缩小过程中，晶体管的设计是怎样发展的。

　　首先要搞清楚，晶体管设计的思路是什么。主要的无非两点：第一提升开关响应度，第二降低漏电流。

　　为了讲清楚这个问题，最好的方法是看图。晶体管物理的图，基本上搞清楚一张就足够了，就是漏电流-栅电压的关系图，比如下面这种：

　　横轴代表栅电压，纵轴代表漏电流，并且纵轴一般是对数坐标。

　　前面说过，栅电压控制晶体管的开关。可以看出，最好的晶体管，是那种能够在很小的栅电压变化内，一下子就从完全关闭(漏电流为0)，变成完全打开(漏电流达到饱和值)，也就是虚线。这个性质有多方面的好处，下面会说明。

　　显然这种晶体管不存在于这个星球上。原因是，在经典的晶体管物理理论下，衡量这个开关响应能力的标准，叫做Subthreshold Swing(SS，不是党卫军...)，有一个极限值，约为60，背后的原因就不细说了。

　　根据英特尔的数据，最新的14nm晶体管，这个数值大概是70左右(越低越好)。

　　并且，降低这个值，和降低漏电流、提升工作电流(提高速度)、降低功耗等要求，是等同的，因为这个值越低，在同样的电压下，漏电流就越低。而为了达到同样的工作电流，需要的电压就越低，这样等同于降低了功耗。所以说这个值是晶体管设计里面最重要的指标，不过分。

　　围绕这个指标，以及背后的晶体管性能设计的几个目标，大家都做了哪些事情呢?

　　先看工业界，毕竟实践是检验真理的唯一标准。下面是我的记忆，和节点的对应不一定完全准确，但具体的描述应该没错：

　　65nm引入Ge strained沟道。

　　strain我不知道如何翻译成中文词汇，但是其原理是通过在适当的地方掺杂一点点的锗到硅里面去，锗和硅的晶格常数不同，因此会导致硅的晶格形状改变，而根据能带论，这个改变可以在沟道的方向上提高电子的迁移率，而迁移率高，就会提高晶体管的工作电流。而在实际中，人们发现，这种方法对于空穴型沟道的晶体管(pmos)，比对电子型沟道的晶体管(nmos)，更加有效。

　　45nm引入了高k值绝缘层/金属栅极配置。

　　这个也是一个里程碑的成果，我在念书的时候曾经有一位帮他搬过砖的教授，当年是在英特尔开发了这项技术的团队的主要成员之一，因此对这一点提的特别多，耳濡目染就记住了。

　　这是两项技术，但其实都是为了解决同一个问题：即在很小的尺寸下，如何保证栅极有效的工作。

　　前面没有细说晶体管的结构，下面补一张图：

　　这是一个最基本的晶体管的结构示意图，现在的晶体管早就不长这样了，但是任何半导体物理都是从这儿开始讲起的，所以这是“标配版”的晶体管，又被称为体硅(bulk)晶体管。

　　gate就是栅。

　　其中有一个oxide，绝缘层，前面没有提到，但是却是晶体管所有的构件中，最关键的一个。它的作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关?早就漏了。

　　所以需要绝缘层。为什么叫oxide(or dielectric)而不叫insulator呢?因为最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数(衡量绝缘性的，越高，对晶体管性能来说，越好)约是3.9。一个好的绝缘层是晶体管的生命线，这个“好”的定义在这里不多说了，但是要说明，硅天然就具有这么一个性能：超级好的绝缘层，对于半导体工业来说，是一件有历史意义的事情。

　　有人曾经感慨，说上帝都在帮助人类发明集成电路，首先给了那么多的沙子(硅晶圆的原料)，又给了一个完美的自然绝缘层。所以至今，硅极其难被取代，一个重要原因就是，作为制造晶体管的材料，其综合性能太完美了。

　　二氧化硅虽好，在尺寸缩小到一定限度时，也出现了问题。别忘了缩小的过程中，电场强度是保持不变的，在这样的情况下，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流。

　　可以想象为穿过一堵比自己高的墙。这个电流的大小和绝缘层的厚度，以及绝缘层的“势垒高度”，成负相关。因此厚度越小，势垒越低，这个漏电流越大，对晶体管越不利。

　　另一方面，晶体管的开关性能、工作电流等，都需要拥有一个很大的绝缘层电容。实际上，如果这个电容无限大的话，那么就会达到理想化的60的那个SS指标。

　　这里说的电容都是指单位面积的电容。这个电容等于介电常数除以绝缘层的厚度。显然，厚度越小，介电常数越大，对晶体管越有利。

　　可以看出，这里已经出现了一对设计目标上的矛盾，那就是绝缘层的厚度要不要继续缩小。实际上在这个节点之前，二氧化硅已经缩小到了不到两个纳米的厚度，也就是十几个原子层的厚度，漏电流的问题已经取代了性能的问题，成为头号大敌。

　　于是聪明绝顶的人类开始想办法。人类很贪心的，既不愿意放弃大电容的性能增强，又不愿意冒漏电的风险。于是人类说，如果有一种材料，介电常数很高，同时能带势垒也很高，那么是不是就可以在厚度不缩小的情况下(保护漏电流)，继续提升电容(提高开关性能)呢?

　　于是大家就开始找，用几乎暴力的方法，找了许多种奇奇怪怪的材料，终于最后经过验证，确定使用一种名为HfO2的材料。这个元素我以前听都没有听过，中文念什么我都说不上来。就是这么牛。这个就叫做high-k，这里的k是相对介电常数(相对于二氧化硅的而言)。

　　当然，这个工艺的复杂程度，远远超过这里描述的这么简单。具备high-k性质的材料很多，但是最终被采用的材料，一定要具备许多优秀的电学性质，因为二氧化硅真的是一项非常完美的晶体管绝缘层材料，而且制造工艺流程和集成电路的其它制造步骤可以方便地整合，所以找到这样一项各方面都符合半导体工艺制造的要求的高性能绝缘层材料，是一件了不起的工程成就。

　　至于金属栅，是与high-k配套的一项技术。在晶体管的最早期，栅极是用铝制作，后来经过发展，改用重掺杂多晶硅制作，因为工艺简单，性能好。到了high-k这里，大家发现，high-k材料有两个副作用，一是会莫名其妙地降低工作电流，二是会改变晶体管的阈值电压。阈值电压就是把晶体管的沟道打开所需要的最小电压值，这个值是非常重要的晶体管参数。

　　这个原理不细说了(其实是说不清楚才对吧哈哈...?)，主要原因是，high-k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置。载流子迁移率越低，工作电流就越低，而所谓的费米能级，是从能带论的图像上来解释半导体电子分布的一种分析方法，简单地说，它的位置会影响晶体管的阈值电压。

　　这两个问题的产生，都和high-k材料内部的偶极子分布有关。偶极子是一端正电荷一端负电荷的一对电荷系统，可以随着外加电场的方向而改变自己的分布，high-k材料的介电常数之所以高的原因，就跟内部的偶极子有很大关系。所以这是一把双刃剑。

　　于是人类又想，就想到了用金属做栅极，因为金属的自由电荷浓度极高(超过10^20)，而且有镜像电荷效应，可以中和掉high-k材料的绝缘层里的偶极子对沟道和费米能级的影响。这样一来就两全其美啦。

　　至于这种或这几种金属究竟是什么，很抱歉，除了掌握技术的那几家企业之外，外界没有人知道，是商业机密。