VHDL结构体的数据流描述法
【例1-7】 用数据流描述法设计8位比较器
LIBRARY IEEE;
USE IEEE std_logic_1164.ALL;
ENTITY comparator IS
PORT (a,b:IN std_logic_vector(7 downto 0);
g:out std_logic);
END comparator;
ARCHITECTURE dataflow OF comp IS
BEGIN
G =1 when (a = b) else0;
END dataflow;
上述程序设计的数据流程为:当a=b时,G=1;其余时间G=0。注意,数据流描述的句法与行为描述的句法是不一样的。
cale—when:条件信号赋值语句。
with—select—when:选择信号赋值语句。
这两种语句是数据流描述法常用的语法,同样采用布尔方程,也可用数据流描述法,如例1-8所示。
【例1-8】 用布尔方程的数据流描述法设计的8位比较器
LIBRARY IEEE;
USE IEEE std_logic_1164.ALL;
ENTITY comparator IS
PORT (a,b:IN std_logic_vector(7 downto 0);
g:out std_logic);
END comparator;
ARCHITECTURE bool OF comparator IS
BEGIN
g<=not(a(0)xorb(0))
and not(a(1)xorb(1))
and not(a(2)xorb(2))
and not(a(3)xorb(3))
and not(a(4)xorb(4))
and not(a(5)xorb(5))
and not(a(6)xorb(6))
and not(a(7)xorb(7));
END bool;
布尔方程的数据流描述法描述了信号的数据流的路径。这种描述法比例1-6的结构体复杂,因为例1-6的结构体描述与端口结构无关。只要a=b,G就输出1,与a、b的大小无关。而例1-7是一个8位比较器,布尔方程定义的端口尺寸为8位。
数据流描述法采用并发信号赋值语句,而不是进程顺序语句。一个结构体可以有多重信号赋值语句,且语句可以并发执行。
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