Layout设计良好接地指导原则

　　具有低数字电流的混合信号IC的接地和去耦

　　敏感的模拟元件，例如放大器和基准电压源，必须参考和去耦至模拟接地层。具有低数字电流的ADC和DAC(和其他混合信号IC)一般应视为模拟元件，同样接地并去耦至模拟接地层。乍看之下，这一要求似乎有些矛盾，因为转换器具有模拟和数字接口，且通常有指定为模拟接地(AGND)和数字接地(DGND)的引脚。图4有助于解释这一两难问题。

　　图4. 具有低内部数字电流的混合信号IC的正确接地

　　同时具有模拟和数字电路的IC(例如ADC或DAC)内部，接地通常保持独立，以免将数字信号耦合至模拟电路内。图4显示了一个简单的转换器模型。将芯片焊盘连接到封装引脚难免产生线焊电感和电阻，IC设计人员对此是无能为力的，心中清楚即可。快速变化的数字电流在B点产生电压，且必然会通过杂散电容CSTRAY耦合至模拟电路的A点。此外，IC封装的每对相邻引脚间约有0.2 pF的杂散电容，同样无法避免!IC设计人员的任务是排除此影响让芯片正常工作。不过，为了防止进一步耦合，AGND和DGND应通过最短的引线在外部连在一起，并接到模拟接地层。DGND连接内的任何额外阻抗将在B点产生更多数字噪声;继而使更多数字噪声通过杂散电容耦合至模拟电路。请注意，将DGND连接到数字接地层会在AGND和DGND引脚两端施加 VNOISE ，带来严重问题!

　　"DGND"名称表示此引脚连接到IC的数字地，但并不意味着此引脚必须连接到系统的数字地。可以更准确地将其称为IC的内部"数字回路"。

　　这种安排确实可能给模拟接地层带来少量数字噪声，但这些电流非常小，只要确保转换器输出不会驱动较大扇出(通常不会如此设计)就能降至最低。将转换器数字端口上的扇出降至最低(也意味着电流更低)，还能让转换器逻辑转换波形少受振铃影响，尽可能减少数字开关电流，从而减少至转换器模拟端口的耦合。通过插入小型有损铁氧体磁珠，如图4所示，逻辑电源引脚pin (VD) 可进一步与模拟电源隔离。转换器的内部瞬态数字电流将在小环路内流动，从VD 经去耦电容到达DGND(此路径用图中红线表示)。因此瞬态数字电流不会出现在外部模拟接地层上，而是局限于环路内。VD引脚去耦电容应尽可能靠近转换器安装，以便将寄生电感降至最低。去耦电容应为低电感陶瓷型，通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之间。

　　再强调一次，没有任何一种接地方案适用于所有应用。但是，通过了解各个选项和提前进行规则，可以最大程度地减少问题。

　　小心处理ADC数字输出

　　将数据缓冲器放置在转换器旁不失为好办法，可将数字输出与数据总线噪声隔离开(如图4所示)。数据缓冲器也有助于将转换器数字输出上的负载降至最低，同时提供数字输出与数据总线间的法拉第屏蔽(如图5所示)。虽然很多转换器具有三态输出/输入，但这些寄存器仍然在芯片上;它们使数据引脚信号能够耦合到敏感区域，因而隔离缓冲区依然是一种良好的设计方式。某些情况下，甚至需要在模拟接地层上紧靠转换器输出提供额外的数据缓冲器，以提供更好的隔离。

　　图5. 在输出端使用缓冲器/锁存器的高速ADC 具有对数字数据总线噪声的增强抗扰度。

　　ADC输出与缓冲寄存器输入间的串联电阻(图4中标示为"R")有助于将数字瞬态电流降至最低，这些电流可能影响转换器性能。电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外，由串联电阻和缓冲寄存器输入电容构成的RC网络用作低通滤波器，以减缓快速边沿。

　　典型CMOS栅极与PCB走线和通孔结合在一起，将产生约10 pF的负载。如果无隔离电阻，1 V/ns的逻辑输出压摆率将产生10 mA的动态电流：

　　驱动10 pF的寄存器输入电容时，500 Ω串联电阻可将瞬态输出电流降至最低，并产生约11 ns的上升和下降时间：

　　图6. 接地和去耦点

　　由于TTL寄存器具有较高输入电容，可明显增加动态开关电流，因此应避免使用

　　缓冲寄存器和其他数字电路应接地并去耦至PC板的数字接地层。请注意，模拟与数字接地层间的任何噪声均可降低转换器数字接口上的噪声裕量。由于数字噪声抗扰度在数百或数千毫伏水平，因此一般不太可能有问题。模拟接地层噪声通常不高，但如果数字接地层上的噪声(相对于模拟接地层)超过数百毫伏，则应采取措施减小数字接地层阻抗，以将数字噪声裕量保持在可接受的水平。任何情况下，两个接地层之间的电压不得超过300 mV，否则IC可能受损。

　　最好提供针对模拟电路和数字电路的独立电源。模拟电源应当用于为转换器供电。如果转换器具有指定的数字电源引脚(VD)，应采用独立模拟电源供电，或者如图6所示进行滤波。所有转换器电源引脚应去耦至模拟接地层，所有逻辑电路电源引脚应去耦至数字接地层，如图6所示。如果数字电源相对安静，则可以使用它为模拟电路供电，但要特别小心。

　　某些情况下，不可能将VD连接到模拟电源。一些高速IC可能采用+5 V电源为其模拟电路供电，而采用+3.3 V或更小电源为数字接口供电，以便与外部逻辑接口。这种情况下，IC的+3.3 V引脚应直接去耦至模拟接地层。另外建议将铁氧体磁珠与电源走线串联，以便将引脚连接到+3.3 V数字逻辑电源。

　　采样时钟产生电路应与模拟电路同样对待，也接地并深度去耦至模拟接地层。采样时钟上的相位噪声会降低系统信噪比(SNR);我们将稍后对此进行讨论。

　　采样时钟考量

　　在高性能采样数据系统中，应使用低相位噪声晶体振荡器产生ADC(或DAC)采样时钟，因为采样时钟抖动会调制模拟输入/输出信号，并提高噪声和失真底。采样时钟发生器应与高噪声数字电路隔离开，同时接地并去耦至模拟接地层，与处理运算放大器和ADC一样。

　　采样时钟抖动对ADC信噪比(SNR)的影响可用以下公式4近似计算：

　　其中，f为模拟输入频率，SNR为完美无限分辨率ADC的SNR，此时唯一的噪声源来自rms采样时钟抖动tj。通过简单示例可知，如果tj = 50 ps (rms)，f = 100 kHz，则SNR = 90 dB，相当于约15位的动态范围。

　　应注意，以上示例中的tj 实际上是外部时钟抖动和内部ADC时钟抖动( 称为孔径抖动)的方和根(rss)值。不过，在大多数高性能ADC中，内部孔径抖动与采样时钟上的抖动相比可以忽略。

　　由于信噪比(SNR)降低主要是由于外部时钟抖动导致的，因而必须采取措施，使采样时钟尽量无噪声，仅具有可能最低的相位抖动。这就要求必须使用晶体振荡器。有多家制造商提供小型晶体振荡器，可产生低抖动(小于5 ps rms)的CMOS兼容输出。

　　理想情况下，采样时钟晶体振荡器应参考分离接地系统中的模拟接地层。但是，系统限制可能导致这一点无法实现。许多情况下，采样时钟必须从数字接地层上产生的更高频率、多用途系统时钟获得，接着必须从数字接地层上的原点传递至模拟接地层上的ADC。两层之间的接地噪声直接添加到时钟信号，并产生过度抖动。抖动可造成信噪比降低，还会产生干扰谐波。

　　图7. 从数模接地层进行采样时钟分配

　　混合信号接地的困惑根源

　　大多数ADC、DAC和其他混合信号器件数据手册是针对单个PCB讨论接地，通常是制造商自己的评估板。将这些原理应用于多卡或多ADC/DAC系统时，就会让人感觉困惑茫然。通常建议将PCB接地层分为模拟层和数字层，并将转换器的AGND和DGND引脚连接在一起，并且在同一点连接模拟接地层和数字接地层，如图8所示。这样就基本在混合信号器件上产生了系统"星型"接地。所有高噪声数字电流通过数字电源流入数字接地层，再返回数字电源;与电路板敏感的模拟部分隔离开。系统星型接地结构出现在混合信号器件中模拟和数字接地层连接在一起的位置。

　　该方法一般用于具有单个PCB和单个ADC/DAC的简单系统，不适合多卡混合信号系统。在不同PCB(甚至在相同PCB上)上具有数个ADC或DAC的系统中，模拟和数字接地层在多个点连接，使得建立接地环路成为可能，而单点"星型"接地系统则不可能。鉴于以上原因，此接地方法不适用于多卡系统，上述方法应当用于具有低数字电流的混合信号IC。

　　图8. 混合信号IC接地：单个PCB(典型评估/测试板)

　　针对高频工作的接地

　　一般提倡电源和信号电流最好通过"接地层"返回，而且该层还可为转换器、基准电压源和其它子电路提供参考节点。但是，即便广泛使用接地层也不能保证交流电路具有高质量接地参考。

　　图9所示的简单电路采用两层印刷电路板制造，顶层上有一个交直流电流源，其一端连到过孔1，另一端通过一条U形铜走线连到过孔2。两个过孔均穿过电路板并连到接地层。理想情况下，顶端连接器以及过孔1和过孔2之间的接地回路中的阻抗为零，电流源上的电压为零。

　　图9. 电流源的原理图和布局，PCB上布设U形走线，通过接地层返回

　　这个简单原理图很难显示出内在的微妙之处，但了解电流如何在接地层中从过孔1流到过孔2，将有助于我们看清实际问题所在，并找到消除高频布局接地噪声的方法。

　　图10. 图9所示PCB的直流电流的流动

　　图10所示的直流电流的流动方式，选取了接地层中从过孔1至过孔2的电阻最小的路径。虽然会发生一些电流扩散，但基本上不会有电流实质性偏离这条路径。相反，交流电流则选取阻抗最小的路径，而这要取决于电感。

　　图11. 磁力线和感性环路(右手法则)

　　电感与电流环路的面积成比例，二者之间的关系可以用图11所示的右手法则和磁场来说明。环路之内，沿着环路所有部分流动的电流所产生的磁场相互增强。环路之外，不同部分所产生的磁场相互削弱。因此，磁场原则上被限制在环路以内。环路越大则电感越大，这意味着：对于给定的电流水平，它储存的磁能(Li2)更多，阻抗更高(XL = jωL)，因而将在给定频率产生更大电压。

　　图12. 接地层中不含电阻(左图)和含电阻(右图)的交流电流路径

　　电流将在接地层中选取哪一条路径呢?自然是阻抗最低的路径。考虑U形表面引线和接地层所形成的环路，并忽略电阻，则高频交流电流将沿着阻抗最低，即所围面积最小的路径流动。

　　在图中所示的例子中，面积最小的环路显然是由U形顶部走线与其正下方的接地层部分所形成的环路。图10显示了直流电流路径，图12则显示了大多数交流电流在接地层中选取的路径，它所围成的面积最小，位于U形顶部走线正下方。实际应用中，接地层电阻会导致低中频电流流向直接返回路径与顶部导线正下方之间的某处。不过，即使频率低至1 MHz或2 MHz，返回路径也是接近顶部走线的下方。

　　小心接地层割裂

　　如果导线下方的接地层上有割裂，接地层返回电流必须环绕裂缝流动。这会导致电路电感增加，而且电路也更容易受到外部场的影响。图13显示了这一情况，其中的导线A和导线B必须相互穿过。

　　当割裂是为了使两根垂直导线交叉时，如果通过飞线将第二根信号线跨接在第一根信号线和接地层上方，则效果更佳。此时，接地层用作两个信号线之间的天然屏蔽体，而由于集肤效应，两路地返回电流会在接地层的上下表面各自流动，互不干扰。

　　多层板能够同时支持信号线交叉和连续接地层，而无需考虑线链路问题。虽然多层板价格较高，而且不如简单的双面电路板调试方便，但是屏蔽效果更好，信号路由更佳。相关原理仍然保持不变，但布局布线选项更多。

　　对于高性能混合信号电路而言，使用至少具有一个连续接地层的双面或多层PCB无疑是最成功的设计方法之一。通常，此类接地层的阻抗足够低，允许系统的模拟和数字部分共用一个接地层。但是，这一点能否实现，要取决于系统中的分辨率和带宽要求以及数字噪声量。

　　图13. 接地层割裂导致电路电感增加，而且电路也更容易受到外部场的影响

　　其他例子也可以说明这一点。高频电流反馈型放大器对其反相输入周围的电容非常敏感。接地层旁的输入走线可能具有能够导致问题的那一类电容。要记住，电容是由两个导体(走线和接地层)组成的，中间用绝缘体(板和可能的阻焊膜)隔离。在这一方面，接地层应与输入引脚分隔开，如图14所示，它是AD8001高速电流反馈型放大器的评估板。小电容对电流反馈型放大器的影响如图15所示。请注意输出上的响铃振荡。

　　图14. AD8001AR评估板—俯视图(a)和仰视图(b)

　　图15. 10 pF反相输入杂散电容对 放大器(AD8001)脉冲响应的影响

　　接地总结

　　没有任何一种接地方法能始终保证最佳性能。本文根据所考虑的特定混合信号器件特性提出了几种可能的选项。在实施初始PC板布局时，提供尽可能多的选项会很有帮助。

　　PC板必须至少有一层专用于接地层!初始电路板布局应提供非重叠的模拟和数字接地层，如果需要，应在数个位置提供焊盘和过孔，以便安装背对背肖特基二极管或铁氧体磁珠。此外，需要时可以使用跳线将模拟和数字接地层连接在一起。

　　一般而言，混合信号器件的AGND引脚应始终连接到模拟接地层。具有内部锁相环(PLL)的DSP是一个例外，例如ADSP-21160 SHARC®处理器。PLL的接地引脚是标记的AGND，但直接连接到DSP的数字接地层。

　　作者:Hank Zumbahlen

　　Hank Zumbahlen 1989 年进入ADI 公司，最初担任驻加州的现场应用工程师。在过去数年中，他还作为高级 应用工程师，参与了培训和研讨会发展工作。此前，他在Signetics(飞 利浦)担任类似职位，还曾在多家公司担任设计工程师，主要涉足测试 和测量领域。Hank 拥有伊利诺伊大学的电子工程学士学位 (BSEE)。他 是《线性电路设计手册》(Newnes-Elsevier 2008)的作者。