基于PC104总线的实时信号采集处理系统
本系统在信号采集板中采用了R=6 Ω，故得到的放大倍数在0～1001之间，保证了该芯片输出给A／D转换器的信号电平在0～10 V之间。信号采集板的多路选择开关采用了AD公司的ADG508A八选一高速选通开关。系统通过2片ADG508A并行控制模拟信号的输入，实现了对16路信号的实时采集。多路开关的输入通断是通过控制使能引脚EN以及CH0，CH1，CH2来完成的，FPGA输出的地址的最高位分别接到2片ADG508A的使能端，地址低3位分别接入ADG508A的AO，A1，A2。信号采集板的A／D转换芯片采用了BB公司的ADS7805，其具有高速、低功耗的特点。在5 V的工作电压下其最高的转换频率达到了100 kHz。该芯片内部自带有时钟、电压基准和采样保持等电路，极大的简化了用户的电路设计，并且提高了系统的稳定性。ADS7805采用了逐次逼近式工作原理，A／D转换结果通过16位数据总线并行输出，输入的模拟信号电平范围为0～10 V，其工作时序图如图3所示。本文引用地址：http://www.eepw.com.cn/article/201610/306028.htm
3 软件系统设计
实时信号采集处理系统的软件部分包括了信号采集板的FPGA控制逻辑和上位机控制板运行的应用程序。信号采集板在FPGA控制逻辑下实现了信号的采集和传输，上位机控制板通过应用程序完成人机界面的交互和数据控制处理。
3．1 FPGA控制逻辑的设计
FPGA控制逻辑是整个数据采集过程的核心部分，它所实现的功能包括：对多路选通开关ADG508A的控制，对地址总线进行译码，对A／D转换模块ADS7805的控制，将采集的数据在FIFO中进行存储等。FPGA控制逻辑工作时的操作时序如图4所示，其在一个总线操作周期内的工作流程按如下顺序进行：
(1)FPGA上电后，首先进行全局复位，数据总线设置为三态，地址锁存清零。
(2)等待BALE信号进入下降沿的有效状态，对PC104的地址总线进行锁存。
(3)等待IOR／W信号有效，对地址进行解码，将锁存的地址信息译码。
(4)对地址进行比对，若比对正确则准备就绪，若比对不正确则将地址锁存器清零，数据总线设置为三态。
(5)等待PC104数据周期有效时，接收上位机控制板传输过来的动作命令数据。
(6)控制INA103芯片对输入的模拟信号进行调理。
(7)控制ADG508A芯片进行通道选择。
(8)控制AD7805芯片开始进行数据采集。
(9)以输入输出端口的OE信号为触发脉冲，对所采集的信号数据进行锁存控制。
(10)等待OE信号拉低，采集数据的锁存结束，将数据通过总线传输给上位机控制板。
(11)等待数据传输周期结束，将地址锁存清零，数据总线设置为三态。
(12)等待下一个时钟周期到来，再次重复进行读写操作。
3．2 应用程序的设计
上位机控制板运行的应用程序主要完成用户对信号采集板的控制和监视，将所采集到的信号实时在显示器上进行更新显示。由于整个系统在外场进行使用时的环境条件往往比较恶劣，且经常会遇到断电的情况，因此在上位机控制板运行了Windows XP Embedded操作系统来代替了传统的Windows XP操作系统，从而提高了系统整体的可靠性。本系统的应用程序采用VC++进行源代码的编写和调试，应用程序调试编译成
功后，生成exe可执行程序，在操作系统上电后自动按照默认配置开始运行。应用程序启动后，首先通过PC104总线将用户对信号采集板的配置命令发给FPGA控制逻辑，然后FPGA控制逻辑按照上位机具体的指令对多路控制开关芯片，信号调理芯片和A／D转换芯片进行控制，开始对信号的采集。上位机在接收到中断信号后对缓存中的信号数据进行读取和处理，进而在应用程序中对信号数据进行显示，同时将数据实时进行存储，供事后做进一步的分析和处理。如图5所示。
4 结语
本文基于PC104总线，采用了上位机控制板和信号采集板相结合的方式，实现了用户对信号的实时采集和处理。信号采集板的所有控制功能由FPGA芯片来完成，大大减少电路板的器件数量，同时降低了系统成本，提高系统的可靠性。运行在上位机控制板嵌入式操作系统的应用程序完成了采集数据的实时显示及用户命令的配置，使用户在使用时可以直观的了解整个系统的工作状况，并根据现场需要对信号采集的工作参数进行调整。该实时信号采集系统具有较低的功耗、稳定的性能、精简的体积、和优良的抗震性能，其已经作为某型装备的便携式外场检测设备进行了实地应用，整体运行可靠稳定，具有较广的推广前景和较好的军事经济效益。
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