基于FPGA的IRIG-B码解码器设计

STATE_IDL1表示处于检测码元，当检测出的码元脉宽为8 ms后，将进入STATE_IDL2。进入状态STATE_IDL2后，当第一个检测出的码元脉宽又是8 ms，则说明此刻检测出的Pr码元，即可以进入“秒”、“分”、“时”等后续检测中;若第一个检测出的码元脉宽不是8 ms，则说明此刻不是帧的起始时间，转入STATE_IDL1状态，继续检测。当进入“秒 ”检测状态(STATE_SEC)，即可依次提取个位和十位信息，为增强系统稳定性，如果发现STATE_SEC状态中的第5个码元不是索引码元，状态便转入STATE_IDL1，否则继续检测“分”、“时”等信息。“分”、“时”、“天”信息的检测过程与“秒”同理。

3 Modelsim验证

根据B码帧结构可知，“秒”、“分”、“时”和“天”信息的第41个，也就是“秒”起始后大约41 ms时刻。从图10中可以清晰地看到大致在仿真时间4 1ms处出现o_FINI SH脉冲，o_FINISH作为解码结束标志，即验证了代码的正确性。从图10可知，解码出的时间是110天8时7分21秒。

4 结束语

在FPGA系统中，毛刺是影响整个电子系统稳定性的重要因素。本文中采用的去毛刺方法较好地解决了IRIG—B码解码中存在毛刺的问题，从而提高了系统的稳定性。由于增加了解码结束标志，本文的代码移植性更强。经过Modelsim仿真验证，该解码器功能正确，具有较高的可靠性。