低功耗8-bit 200MSPS时间交织流水线ADC

　　跟跟传统二级放大器比有两个优点。第一，其增益要比传统结构的高。因为第二级放大器是共源共栅放大器，所以输出阻抗大，进而增益也大。第二，因为第二级是输出级，所以输出级的极点是主极点。通过仔细的设计，可以使主极点远离第一级的非主极点。这就意味着不需补偿，减小了负载电容，所以与传统放大器比，更小的电流可以获得更高的带宽。这对低功耗设计非常重要^[6]。

　　这里选用了开关电容共模负反馈，因为它相对连续时间共模负反馈更稳定。这里有一个改动，即增加了SD1和SD2两个开关。此设计减小了电荷注入和时钟馈通的影响，所以电容C1和C2被的取值可以C3和C4一样而不是远大于C3和C4。这种结构可以实现更高的速度。

　　根据计算，增益和带宽的要求可以通过公式计算得到，因为电路中一个通道是8位100MSPS的，所以其增益要求为61dB，带宽要求为794MHz。仿真结果如图7所示。

　　其他电路

　　为了降低功耗，本设计采取了其它的一些功耗降低技术。首先，逐级递减技术被应用于本设计中。在流水线ADC中，前级的要求要比后级更严格，因为后级产生的误差会被前级的增益缩放。所以后级的电路并不需要前级电路那么严格的性能要求，例如放大器，开关和采样电容。它们都可以以一个合适的因子进行缩放。在本设计中，缩放因子为3/4，2/4，6/16，4/16;其次，对SH和MDAC电路中的开关数目进行了优化，相对于传统结构，本设计用到的开关数目更少，减小了对时钟驱动能力的要求。

　　测试结果

　　该ADC采用0.35μm CMOS工艺，面积为4mm²，包括了所有辅助电路如基准原的buffer，输出buffer，pad，去耦MOS电容。两条通道是左右对称的。基准产生电路在版图的中间，时钟产生电路在流水级的两旁，这种布局是为了保证芯片的性能。

　　图8是版图。首先进行了静态测试。如图9所示，DNL和INL分别小于0.61dB和0.53dB。其次，进行了动态测试，图10是芯片的性能随着输入频率和时钟频率变化的曲线。芯片的性能在输入信号接近奈奎斯特频率，时钟频率为300MHz时并没有明显下降。芯片的电流为40mA，不包括输出buffer。

　　结论

　　本文设计了一个8-bit 200MSPS的流水线ADC。应用了时间交织和逐级递减技术。流水级，放大器和基准产生电路都经过仔细的设计来保证在PVT变化时的性能。该流水线ADC工作在200MHz采样频率，41MHz信号频率下时，SNDR为47.7dB，在不包括output buffer的情况下电流消耗为40mA。

　　参考文献：
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