一种2 Gsps数字示波器数据采集系统的设计

3 硬件设计
3．1 目标系统高速时钟电路的设计
通过LMX2531的标准的三线串行接口(CLK，DATA，LE)对其编程，以控制LMX2531能够输出期望的频率。时钟输出频率大小的计算公式为：
fout=N×(OSCin/R) (1)
其中，N=Ninteger+Nfractional(包括整数和小数两部分)，Ninteger的值即为Ⅳ分频器的值，Nfractional的值包括NUM和DEN两部分的值，R代表R分频器的值，OSCin为参考时钟输入值。R分频器的值可以由用户在1，2，4,8，16,32中任选一个，而且参考时钟输入OSCin和输出频率fout也是用户自己决定的。根据设计要求，确定各个寄存器的具体取值，将计算好的数据写入芯片内的11个24位控制寄存器，从而得到ADC需要的1 GHz的时钟。
3．2 AT84AD001工作模式的设置
AT84AD001的工作时序如图2所示。I，Q通道ADC都使用I通道输入模拟信号，I通道工作时钟频率为1 GHz，Q通道的工作时钟与I通道工作时钟同频反相，在这种模式下，通过两个实时采样率为1 Gsps的ADC按照交替方式并行采样，将得到的数据按照一定的输出格式拼合成2 Gsps的数据流。

3．3 FPGA内部逻辑模块介绍
FPGA内部逻辑模块主要包括：
1)时基电路模块：接收AT84AD001的输出数据同步锁存时钟作为FPGA内部的工作时钟，并且为数据采集系统提供时间基准尺度。
2)数据采集接口、存储接口模块：利用
FPGA的串行收发器SERDES(Serializer／Deserializer)和动态相位对准DPA(Dynamic Phase Alignment)电路接收LVDS格式、1 Gbps速率的差分数据流，并且对其降频，然后根据差分通道和ADC数据位的对应顺序以及接收器数据的输出格式，设计恢复电路，将64位的数据按采样点的格式恢复为8个采样点，最后在FPGA与片外存储器之间建立数据存储接口，将数据按照一定的速率和格式写入片外存储器。
3)采集控制模块：利用采集状态机，配合软件系统完成对整个采集过程进行管理，按照设定的预触发和后触发数据量完成成整个采集工程。
4)触发控制模块：用来实现信号特征点的捕捉及波形显示的同步。
5)计算系统接口模块：完成FPGA和DSP之间的通信。
其中，采集状态机作为采集控制模块的核心，负责整个数据采集过程的控制，具有举足轻重的地位。它是一个用VHDL语言编制的状态机，其状态转换如图3所示。图3中状态转换所涉及的采集状态说明如表1所示。

4 数据采集系统监控软件设计
为了便于测试整个硬件的工作，在DSP中编制了简单的监控程序，程序流程图如图4所示。首先，DSP调用时钟芯片和ADC的初始化程序，完成对高速时钟电路和采集电路的初始化，使其工作在目标系统所需要的工作模式下；然后发出采集开始命令，数据采集系统进入采集过程；延迟一段时间以后，查询采集结束标志；当得知采集过程结束时，便从RAM中读取波形数据，经过分析处理后送去显示。