四通道高速数据采集系统设计

摘要：为满足合成孔径雷达中对宽带I．Q基带信号数据采集存储的迫切需求，介绍了一种基于高速AD器件，以大容量FPGA为核心的高速数据采集系统设计方法。利用高速ADC器件实现对宽带I，Q信号采样，FPGA完成AD的参数配置、高速数据缓存及各种时序控制，实现了四通道500M SPS的高速数据同步采集与传输。测试结果显示：系统动态范围大，信噪比高。系统为标准6U插件，电路实现简单、使用灵活，已成功应用于多个雷达系统中完成各项实验。
关键词：高速数据采集；高速ADC；FPGA；高速PCB

合成孔径雷达(Synthetic Aperture Radar，SAR)是一种高分辨率微波成像雷达，可以全天候、全天时地利用微波照射获得地面目标的散射信息，是获得地面信息的重要手段。它通过脉冲压缩提高距离分辨率，采用合成孔径技术提高方位向分辨率，分辨率的大小取决于信号带宽和回波多普勒带宽。提高分辨率是机载SAR的发展方向。SAR发射信号的带宽一般在几百兆，根据奈奎斯特采样定理，要求ADC的采样率最小两倍于输入信号的频率，因此高速数据采集技术越来越引起人们的关注。

1 高速数据采集系统设计方案
本系统从完成的功能方面来划分共包括数据采集和数据融合两部分；数据采集主要完成将经接收通道接收、放大、滤波并正交解调后的雷达回波信息进行模数变换和存贮；数据融合主要完成多路数据采集后数据的融合，并为接收回波信号的数字传输提供合适的接口，并将数据以要求的数据率和格式传输给后续信号处理系统。本采集系统为标准的6U插件，电路主要组成包括模拟信号调理电路、高速ADC、高速时钟管理电路、大容量数据缓存、系统时序控制电路、CPCI接口电路等，可实现四通道500 MSPS的高速数据采集，实现框图如图1所示。

1．1 核心器件ADC的选择
奈奎斯特采样定理指出：当采样频率Ωs>2Ωm(Ωm为输入信号的最高频率)时，采样后的信号可惟一地恢复原模拟信号。给定一个连续时间信号xc(t)，采样后的离散时间信号xs可表示为原信号与一个周期脉冲串p(t)的乘积，如式(1)所示，其中T为采样周期。

式中：Ωs=2 π／T，为采样频率。设xc(t)为一个带限信号，带宽为ΩN，当|Ω|>ΩN时，Xc(jΩ)=0，由式(2)可见，xc(t)经采样后的频谱Xs(jΩ)就是将Xc(jΩ)在频率轴上搬移到0，±Ωs，±2Ωs，…，±nΩs处。因此，唯有当Ωs>2ΩN时，频谱不会发生混叠。
雷达系统要求中频输入信号为0～200 MHz，根据上述分析，ADC的采样时钟必须大于400 MHz，因此本电路选用一款低功耗双通道高速ADC芯片，每个通道最高采样率为500 MSPS，在交错模式下双路并行采样可实现最高1 GSPS的采样，具有8 b转换精度，此芯片内部集成了1：1和1：2的数据多路分配器，并提供了LVDS电平的低电压差分信号输出，可以降低数据输出率，并且ADC输出数据可以和多种FPGA直接互联，从而节省硬件资源。此款ADC芯片的所有参数设置均可通过三线串行方式实现，在设计中，利用FPGA编程实现串行配置的工作时序，从而控制ADC的工作模式。串行配置时序图如图2所示。

1．2 其他核心器件的选择
FPGA选用Altera公司StratixⅡ系列芯片，此器件支持多种电压接口，通过软件对管脚电平设置可以与多种逻辑电平直接接口，36 384个ALMs，192个18 b×18 b的乘法器，408个M4K RAM，488个M512RAM，由于系统需要四片片外RAM进行数据缓存，采用两片FPGA可满足逻辑控制要求和数据缓存要求。
在高速数据采集系统中，时钟电路是整个系统的最关键部件。采样时钟的抖动和相位噪声会完整地传递给采样输出，从而影响系统的信噪比。本系统的采样时钟由外部时钟源提供，为ECL电平，因此只需要对输入时钟源进行电平转换及电路匹配设计，以达到ADC的时钟输入要求，选用Semiconductor公司的MC100系列芯片对时钟电路进行管理，此系列芯片传输延时220 ps，周期间抖动0．2 ps，可满足时钟分配及传输要求。
1．3 高速数字信号处理与多通道数据同步
系统所选ADC输出为LVDS电平模式，LVDS是低电压的差分信号，功耗低，噪声小，可以有效地降低对ADC模拟通道的数字干扰；每个通道的数据输出可采取1：1或1：2的降速输出，由于所选FPGA的LVDS信号输入范围是300～1 250 Mb／s，所以采用1：1的数据输出格式，在FGPA中编程对ADC进行三线串行配置来实现。FPGA自带IP核(ALTLVDS)可实现接收ADC的LVDS数据降速转换，数据的缓存及传输等逻辑控制功能均在FPGA中运用Verilog硬件语言来完成。
对于多通道高速数据采集，通道之间数据同步传输是保证后续信号处理正确实现的前提。本系统通过对采样时刻的同步和输出时序的同步设计来实现。采样时刻的同步即保证每个通道采样时钟的一致，在电路设计时，采用单路时钟输入，然后通过同步时钟管理电路将采样时钟分配给每一个通道，并保证路径等长；时序一致性包括：一方面，每个通道ADC的三线串行配置通过严格的同步时序来控制；另一方面，每个通道都以同一个脉冲触发信号的上升沿或下降沿为起始标志进行数据缓存和传输。此触发信号和工作时钟完全同步，作为整个系统的同步信号。这样就保证了各个通道之间数据传输的同步。