基于Verilog HDL的DDS设计与仿真
若需要利用NIOSⅡ对其进行控制，需要并将DDS模块加载到NIOSⅡ的系统中。例如，通过NIOSⅡ为DDS模块的频率控制字freq和相位控制字phase置数。此时DDS的代码应改为：
模块的输入端口添加了写信号iwr、地址信号addr和与NIOSⅡ同步的时钟信号iclk，这样是为了将DDS模块连接到Avalon总线上，利用总线和NIOSⅡ进行通信。加载到NIOSⅡ系统之前，需要将该模块进行仿真和调试。仿真结果如图7所示。
至此DDS的数字部分已经完成。
对于整个模块的驱动时钟，若时钟源器件的频率不符合实际需要，需要再设计一个倍(分)频器将其倍频或是分频。例如现有时钟源为50 MHz，可以使用FPGA中的PLL(锁相环)实现4倍频得到200 MHz。
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