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基于SST串行闪存小体积的数据采集系统的设计与实现

作者:时间:2009-12-14来源:网络收藏

2.1 硬件设计
图2为本系统的数字触发逻辑图,在A/D的busy的上升沿,即数据转化完成的时候检测数据是否大于设定的触发值,当转化的数据连续4次大于设定值时,触发标志TRD变为高电平。

图3为CPLD控制闪存并存储数据的逻辑图,其中CE、SCK、SI分别用来控制的CE、CLK、SI,电路上电后依次往闪存中发送写使能,写状态寄存器,写使能,配置SO管脚,配置闪存为AAI模式命令,然后等待触发,触发后(即TRD为高电平时),AD转化的数据开时存储在闪存中。

图4为地址计数器,用来记录闪存的存储地址,即是闪存中存储数据的大小,在convst的下降沿,计数器加1,当计数器的值等于闪存容量的时候表示闪存已经存储满了,然后把tc0置为1,控制电源管理下电,是电路处于低功耗的状态。
图5为CPLD控制的总体逻辑图,时钟频率为24 MHz,在本系统中为了能够更好地提高采样频率,采用了2片闪存进行循环采集,CE30、CE31分别控制2片闪存,可以看出上电后,2片闪存同时发送命令,配置闪存为AAI模式,然后A/D转化的数值连续4次大于设定值时,以后转化的数据就通过SI存储在闪存中,由于没有把TRD作为输出,所以在逻辑图中没有看到TRD变为高电平。

2.2 读数软件设计
图6、图7为闪存的读数流程和擦除流程。为了在重新上电后能够读数和擦除,在插上读数口后使能CPLD与闪存连接的管脚为高阻状态,这样计算机给闪存发闪存命令的时候就不会受CPLD的影响。

3 结束语
本文介绍了一种基于AD、CPLD、来实现的小。与其他相比,该系统小,存储器便于控制,易于升级存储器的容量,能够满足一般的信号采集。不足是系统的采样频率不够高,只能达到250 kHz/S,不适于高频信号的采集。


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