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基于FPGA的提取位同步时钟DPLL设计

作者:时间:2009-12-28来源:网络收藏

异或鉴相器的输出为:

q(n)=q(n-1)+p(n) (2)

由上可得出反馈信号周期与输入信号周期的差分方程:

to(n)=ts(n-1)+q(n-1)+ε{u(n-1)・[ts(n-1)-ts(n-2)]} (3)

式中:ε[・]是由于相位差引入的一个二阶量,当p(n)很小时,ε[・]是一个无穷小的量。在p(0)=O,q(O)==0,ε[・]=0的情况下,对式(3)进行z变换得:

其特征方程为:

解得:

z1,2=0.5±0.5i,z3=0

由于|z1,2|=0.7071,|z3|=0
由此可知,系统稳定。接下来讨论系统对输入信号的跟踪误差:


式中:b>0,当|b|/|a|足够小时,对上式做单边z变换,利用中值定理得:


由此可见,稳态误差取决于输入信号与本地信号初始相位误差。由于系统最后稳定在120 ns内,而每个待锁定码元的宽度是2 000 ns,使用△表示锁定后的最大误差范围,可得:

可见,稳定后,偏移量△最多不超过6%。所以120 ns的稳态误差能满足需要,系统可根据输出周期为2μs的同步位时钟下降沿可靠采样,避免了亚稳态现象的发生。稳定后的Clk_DPD如图8、图9所示,滞后50ns,累计4次后,超前70ns,稳定于绝对误差120ns。Clk_DPD逐渐跟踪rx0提取出其中隐含的位时钟的过程如图10所示。

示波器扑捉到锁定输入的曼彻斯特码位时钟的波形如图11所示。

4 结 语
本文主要研究了一种基于、自顶向下、模块化、用于提取的全数字锁相环设计方法。应用Verilog硬件描述语言使设计更加灵活,不仅缩短了设计周期,而且可实现复杂的数字电路系统。本文测试中所用的待锁定输人数据由AM7960芯片输出的曼彻斯特码提供,通信速率为250 Kb/s,经由MAx3485转换成LVTTL电平信号,输入芯片EPlC3T10017。由于曼彻斯特码在每个码元内有一次跳变,锁定后的时钟是500 Kb/s。经仿真测试,该具有锁定相位时间短,锁定后相位稳定的特点,最大偏差不超过6%,这在理论上已加以证明,从而验证了设汁的正确性。

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关键词: FPGA DPLL 位同步时钟

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