优化FPGA功耗的设计技术

无论从微观到宏观、从延长电池寿命到减少全球变暖的温室效应等等，各种不同因素都在迅速推动系统设计人员关注节能问题。一项有关设计优先考虑事项的最新调查指出，大部分工程师已把功耗排在首位，或者是将其紧跟在性能、密度和成本之后。

在功耗方面，FPGA带来了独特的挑战。系统设计人员只要能够透彻充分的了解这些挑战，以及应对挑战所需的新技术、新方法和新工具，就能够发挥基于FPGA的便携式系统的部署优势。随着业界越来越多地采用FPGA，为更广泛的应用产品提供灵活性并加快其上市速度，这点便显得愈加重要。

评估某个FPGA架构是否适用于现今的功率敏感应用，必须深入研究功率方程。要做到这一点，我们可以在投入可行设计解决方案(划分、时钟和功率门控、电压分轨等等)前， 对FPGA的功率特性及其影响进行分析，并使用优化工具来实现。

实现低功耗设计

根据所选FPGA技术类型的不同，电源可以看成是由静态、动态、上电(或浪涌)、配置以及不同低功耗模式等成分组成。

静态和动态电源是所有IC设计人员都熟知的问题。静态电源源于以下几种形式的泄漏电流：亚阈值泄漏、结泄漏、栅致漏极泄漏(GIDL)和栅极泄漏。动态电源则指器件工作期间的电源，与所用功能性资源(逻辑区块、时钟树、嵌入式RAM、PLL等) 、I/O上的负载和阻抗终端、时钟频率、数据模式以及到达动态特性、信号活动或触发率，以及信号静态概率等因素有关。

在设计易失性SRAM FPGA解决方案时，除静态和动态电源之外，设计人员还必须考虑到其它三种电源成分。在系统与器件功能性上电期间，浪涌电源和配置电源可能会意义重大，就如同睡眠(静态)模式下所需的电源一般。除此之外，由于SRAM FPGA是易失性的，它们必须通过一个外部设备驱动程序(通常保存在PROM中)来启动，这增加了系统的额外功耗和启动延时。

虽然SRAM FPGA供应商不断努力降低产品功耗，但市面上的这些器件仍然耗能过高，从而极大增加了总体的系统功耗，尤其是将几个FPGA安装于单个电路板上，或者是不同电路板的FPGA共用一个电源时。对于需要频繁开/关的系统，这种影响则更大，所以估算电池寿命时必须将之考虑在内。因此，在为基于SRAM的可编程器件确定电源大小或选择电池时，系统设计人员务必要考虑到配置和浪涌电源。另一方面，真正的FLASH FPGA是非易失性的，不会产生浪涌或配置电流，而且总体静态功耗较低，这样一来，设计任务就比较简单，功耗亦大大减小(图1)。

图1：易失性SRAM FPGA与非易失性真正 FLASH FPGA的电流曲线比较