应对FPGA/SDI子系统中的高速板布局挑战

作者：时间：2011-01-03来源：网络收藏

•将迹线阻抗设为75±10%、100±10%

•使用最小的表面贴装元件和最小的无源元件接合焊盘

•选择能最大限度减少信号路径上阻抗失配的迹线宽度

•选择支持单独接地基准75单端迹线和100宽松耦合差分迹线的板堆叠

•使用表面贴装陶瓷电容器和射频信号电感器

•使对回波损耗有影响的元件（终端电阻器、阻抗平衡网络）尽可能接近集成电路针脚

•使用75受控阻抗，设计良好的BNC布局

•保持互补信号发送的对称性

•均匀地传送100差分迹线（使迹线上的迹线宽度和迹线间隔保持均匀）

•避免陡弯，使用45度弯曲

•遵循信号路径识别几何变化，并预估相应的阻抗变化

•使用整平面。如果需要采用凹凸地面抵消过多的寄生电容，应谨慎使用；借助三维仿真工具决定布局

•使用最短的VCC和接地路径，将针脚连接到通孔面

布局示例

图9是美国国家半导体LMH03843Gbps/HD/SDSDI自适应电缆均衡器、LMH0341SDI解串行器、LMH0340SDI串行器和FPGA（未显示）的简要布局图。本例使用图4中显示的堆叠。第2层（绿色显示）是8密尔宽100差分迹线的接地基准，它连接到LMH0384的输出针脚SDO+和SDO-以及LMH0340和LMH0341的LVDS信号传送线。第4层上的金属岛（蓝色显示）用作75迹线的接地面。这两个接地基准使用设备DAP连接通过地面缝合到一起。

图9 LMH0384、LMH0340和LMH0341的布局示例

交流耦合电容器C2紧邻SDI+的输入针脚。阻抗匹配网络L1和R1通过C2尽可能地靠近输入针脚SDI+。75终端电阻器R2置于C2后方，以最大限度减小接线柱的影响。

这种设计使用0402尺寸元件，尽可能减少75迹线的阻抗变化，75迹线通过20密尔微带线连接到第4层基准。BNC使用的布局应具有良好的信号发送，以实现低回波损耗。

图9注释如下：

注1-使用100差分阻抗连接到第2层基准的耦合迹线。

注2-第2和第4层的接地缝合。

注3-C4邻近集成电路针脚。

注4-C2尽量靠近集成电路输入针脚；R275接收端子置于C2后方。

注5-L1、R1阻抗匹配网络通过C2邻近SDI+针脚。

注6-使用75受控阻抗迹线连接到第4层基准。使用0402元件。使用15-25密尔的迹线宽度，以最大限度减少较大元件焊盘导致的阻抗降。

注7-BNC使用75受控阻抗布局。

总结

SDI板布局的难点在于设计一种方案，可以最大限度减少75端口上很多外部元件引起的阻抗失配。使用75微带线以及与无源元件的接合焊盘尺寸相当的迹线宽度可以实现使阻抗失配降到最低的目标。使用第二接地基准就可以为连接到高针脚数FPGA的100差分迹线灵活选择较细迹线宽度。务必使用75受控阻抗设计良好的BNC布局。建议在信号路径上查找因布局结构变化引起的阻抗变化，并设计一种方式可以抵消过多电感或电容以保持目标特征阻抗值。通过遵循几个简单的布局指导原则，可以设计符合SDI高信号保真要求的板，并实现高密度连接至FPGA。