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基于FPGA的视频采集与显示模块设计

作者:时间:2011-03-09来源:网络收藏

  2 图像采集和Video_to_VGA模块设计

  由ADV7181输出的itu_r65*:2:2格式的视频数据流格式如图2所示。图中, EAV和SAV为两个基准信号, 要想获得有效视频数据, 就得首先检测到SAV。操作时, 首先要对FF0000进行检测, 然后再根据XY提取F、H来判断SAV基准信号。XY一般由8位数据组成, 图3所示是其位格式表示。

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图2 itu_r65*:2:2格式视频数据流

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图3 XY各位表示

  2.1 ITU_R656_DECODER模块设计

  图3中, XY的第七位为场信号, F为0表示第一场, F为1表示第二场; XY的第六位为场消隐信号, V为0表示数据是有效信号, V为1表示数据处于场消隐阶段; XY的第五位为有效数据开始结束信号, H为0表示有效视频数据开始信号,H为1表示有效视频数据结束; 而P0、P1、P2、P3为保护比特。操作时首先要检测FF 00 00, 然后提取F、V、H等信号, 最后再根据这些信号信息对视频数据进行相应的处理。图4所示是本图像采集系统的总体框图。

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图4 系统总体框图

  Video_to_VGA 模块主要由ITU_R656_DECODER模块和YCbCr2RGB模块组成, 这里先对ITU_R656_DECODER模块进行设计。图5所示是ITU_R656_DECODER模块的设计原理框图。

  设计时, 首先应构建串转并模块, 以便对有效信号中的串行YCbCr信号进行分离, 然后对亮度色差信号分别进行处理, 以同时产生field和13.5M的Ypix_clock信号; 接着对TD_HS进行倍频以产生HSX2, 再通过三个dui_port_c1024模块将4:2:2的视频信号转换为4:4:4的视频信号。其中,在dui_port_c1024模块中使用乒乓操作, 以实现对数据的连续处理, 读时钟为写时钟的2倍, 即写入一行数据, 读出后变为两行, 这样可实现奇行代替偶行, 从而实现去交织(由于人眼对奇行偶行数据分辨力较差, 故允许这种处理方式),输出的Y, Cb, Cr用于后期所要使用的10位RGB信号, 而Ypix_clock、HSX2和VSX1则用于产生VGA的时序信号。



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