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基于1553B总线协议的解码器设计和FPGA实现

作者:时间:2011-04-14来源:网络收藏

状态机模块是要正确地协调工作同步头检出模块和数据处理模块,如图8所示状态机模块的状态转移图。当状态机被使能时,说明总线数据来临,此时状态机产生SyncV end信号告诉同步头检出模块开始工作。当同步头检出模块工作结束时,产生Sync ready信号,告诉状态机要开启数据处理模快。当数据处理模块工作到一定时间时会产生一个sync head信号,这个信号的意义是要让状态机告诉同步头检出模块开始检测下一个字的同步头。而此时数据处理模块还没有工作完,只有当数据处理模块产生finish信号时,才表示数据处理模块工作完成,告诉状态机关闭数据处理模块。图9所示是状态机顶层图。

本文引用地址:http://www.eepw.com.cn/article/191237.htm

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在QuartuslI中的原理图输入界面中,将以上各模块正确地连接在一起,如图10所示为总线的manchesterII型码的顶层设计原理图。

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3 时序约束与验证
时序约束是设计中非常重要的环节,只有建立了合理的时序约束,设计才能正常地工作。如今的中一般都有全铜层的全局时钟驱动网络,本设计中16MHz的时钟设置成全局时钟,可以有效地避免这些时钟信号到达各寄存器时钟短的时钟偏斜。将时钟的最高频率设置成16.8MHz。图11所示为的仿真时序图,在一个字周期之后,解码出数据为1110111011111011。

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文章详细介绍了一种利用实现的总线用的ManchesterlI型码解码器,文章给出了解码器各模块的功能和实现方法,最后给出了顶层设计原理图。给出的仿真时序图证明这是一种可靠的实现方法。


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