基于FPGA的FIR数字滤波器的优化设计
4．4 FPGA实现与仿真
参照图3中给出的设计流程，使用VHDL语言实现了该常系数滤波器的行为描述，图4是滤波器的实现顶层图。FPGA采用AItera公司的EPF 10K40芯片，该芯片最高的单路运行速率为200 MHz。图5是在Max+PIusⅡ中的仿真结果。表2给出了EPF10K40的一些资源占用情况。本文引用地址：http://www.eepw.com.cn/article/191069.htm
5 基于FPGA的FIR试验结果
为验证本文提出的算法的普遍性，以并行DA和2C编码方式设计了一系列阶数从16到256阶的FIR滤波器，滤波器在Altera公司的开发软件Max+PlusⅡ中进行编译和布局布线，采用的目标器件为EPF10K40芯片，在系统中对3种实现结构进行测试，测试数据位宽为8位。通过表3的比较结果可以看出，使用CSD编码，资源耗用明显下降。当FIR阶数很高，系数很复杂时，CSD编码的优势会更加显著。表4给出了N=64时DA算法和CSD算法的具体性能指标，从结果来看，CSD编码相对于单纯的DA在系统资源和整个系统延迟上有明显的提高。
6 结语
滤波器用VHDL硬件描述语言实现，采用Altera公司的EPF10K40芯片，在Max+PlusⅡ中进行了仿真验证。从结果来看，文中所提出的CSD编码算法，具有一定的研究价值和实用价值，CSD编码在处理序列较多的情况下，在资源占用、速度处理方面的效果尤为明显。采用CSD编码方式对FIR滤波器进行优化设计，可减少FIR实现的FPGA资源消耗。
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