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USB3.0中五分频电路设计

作者:时间:2012-02-08来源:网络收藏


2 器基本电路的设计
触发器是整个器中最基本的结构,只有设计好一个快速的触发器,才能实现一个高频率的器,目前用于分频电路的触发器电路主要有3种。第1种是CML(Current Mode logic)电路,是由ECL(EmitterCouple Logic)电路演变来的,相比传统的静态分频器,由于电路的摆幅较小,因而电路的工作速度快;第2种是TSPC(True Single Phase Clock)电路,采用单相时钟,大大减少了电路的元件数目,从而提高电路工作速度,同时这种电路功耗极低;第3种是注锁式(Injected Locked)电路,由于要使用电感,因而它的体积过大且工艺难度高,成本较高,很少被广泛采用。本文分别采用CML电路和TSPC电路构成分频电路,并对两者的速度和功耗等进行比较。
CML电路构成的触发器如图2所示,由图中可以看出,该触发器由2个CML结构锁存器组成,它们构成主从型结构,每个锁存器都要经过2个阶段:跟踪阶段和保持阶段。当主锁存器跟踪输入信号时,从锁存器处于锁存保持阶段,然后交替。其中N13,N14为尾电流管,偏置电压V_ biss使N13,N14管工作在饱和状态,充当恒流源的作用。dp和dn是由输入信号d经传输门和反相器产生的一对互补差分信号,cK_m和ck_p是由输入时钟信号clk经传输门和反相器产生的一对互补时钟差分信号。主锁存器工作状态为:当cK_m为高电平时,N5管导通,N6管关闭,此时N1,N2管工作在差分状态,将输入信号dp,dn采入。当cK_p为高电平时,N6管导通,N5管关闭,此时N3,N4使电路维持在锁存状态,从锁存器工作状态恰好与主锁存器工作状态相反。设计中在触发器输出端q,qn之间加了2个反相器从而在q,qn之间形成正反馈,增强了电路的输出驱动能力。工作时,电路的尾电流应当足够大,有利于提高电路工作频率和输出信号的摆幅。

本文引用地址:http://www.eepw.com.cn/article/190786.htm

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TSPC电路构成的触发器如图3所示,由图中可以看出,该电路由四级反相器构成,上升沿触发,当CK为低电平,输入反相器在节点X上采样反向d输入,第2级反相器处于保持状态,节点Y预充电至Vdd,第三级反相器处于保持状态,时钟上升沿来时,第二级反相器求值,Y的电平值发生变化,时钟ck为高电平时,节点Y的值传送到输出q,该触发器的延时为4个反相器的传播延时,由于电路中元件数目很少,而且采用动态逻辑,因此功耗极低。

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关键词: USB3 分频 电路设计

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