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一种基于FPGA的雷达数字信号处理机设计与实现

作者:时间:2012-03-29来源:网络收藏

2 系统实现
2.1 硬件设计
结合系统需求和系统总体设计,本系统的硬件主要包括A/D采样部分、D/A输出部分、控制信号输出部分、时钟部分、设计及配置、电源管理等六大部分,总体框图如2图所示。各功能模块介绍如下:

本文引用地址:http://www.eepw.com.cn/article/190578.htm

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(1)A/D采样部分
根据性能指标,系统外接6路模拟信号,信号频率为100MHz,输入信号幅度为±1 V,幅度分辨率为0.5 mV。因此设计了两片A/D转换模块ADS6444实现带通欠采样,单片ADS6444支持4通道模/数转换,最高采样频率为105 MHz,采样位数为14 b的高性能A/D转换电路,输入信号量程为2 VPP,幅度分辨率为0.12 mV。配合前端数据调理芯片THS4513,能满足系统对采样电路的需求。
(2)D/A转换电路
无论是调频连续波或脉冲多普勒调制方式,均需要对外输出100MHz的基频信号,因此设计了D/A转换电路。D/A转换芯片采用MAX5887,它是14位、500 MSPS数模转换器(DAC),工作电压为3.3 V,提供76 dBc的无杂散动态范围(SFDR)(fout=30 MHz时)。该DAC支持500MSPS的更新速率,且功耗小于230mW。
(3)控制信号输出部分
控制信号输出TTL的信号,TTL信号采用+5 V供电,而数据处理芯片采用的为3.3 V的LVTTL电平,为实现信号的正确传输,需要信号转换,因此设计了I/O缓冲模块实现LVTTL到TTL的信号转换。I/O缓冲器使用采用美国TI公司的16位同向缓冲器SN74ALVTHl6245,可以完成LVTTL到TTL的电平转换,最高开关频率可以达到80 MHz以上,同时输出电流大,可以带动高功耗设备。
(4)时钟部分
数/模转换部分、模/数转换部分、正常工作均需要低抖、高稳定性的时钟,在此使用专用时钟芯片AD9517来产生系统需要的各个时钟。AD9517是一款集成高频时钟发生器,具有如下特点:低相位噪声、VCO频率变化范围为1.75~2.25 GHz,4路LVPECL时钟扇出,输出频率范围为50 MHz~1.6 GHz可调,4路LVDS时钟扇出,输出频率范围为25~800 MHz可调,4路LVDS时钟扇出可设置为8路CMOS时钟扇出,且相位可调、可串行控制。
(5)FPGA设计
FPGA要完成对A/D采样数据的数据处理、D/A转换的数据输出、控制信号的产生、核心算法的实现、USB调试接口的数据输入/输出等,是整个系统设计的重要部分。根据系统需求分析,使用了Xilinx Virtex4SX55。Virtex4 SX55含有512个DSP处理单元,具有强大的数据处理能力,能够满足本系统的信号处理需求。
(6)电源管理
本系统采用电源管理模块将+12 V的外部电源进行稳压并分成各种幅度的电压供各个模块单独供电,满足各个模块对电压的严格需求。其电源供电系统结构如图3所示。

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