基于FPGA的三线制同步串行通信控制器设计

摘 要： 为了简化应用系统中的三线制同步串行通信扩展接口，减小系统体积，降低系统功耗，通过研究三线制同步串行通信的原理，利用FPGA，结合硬件描述语言VHDL，设计了三线制同步串行通信控制器功能框架结构，介绍了各组成模块的功能及工作过程，并对该控制器IP核的接口信号进行了详细描述与定义，最后在Xilinx ISE和ModelSim SE平台下对该控制器IP核进行了综合和功能仿真。

同步串行通信在航天工程领域中有着广泛的应用，其中，三线制同步串行通信以其连线少、操作方便、通信速度快等特点，被成功应用在与外围串行设备的数据通信中。

目前大多数微控制器或微处理器都配置有同步串行通信接口，但含有三线制同步串行通信接口的微控制器或微处理器却不多，因此在需要应用三线制进行通信的场合，就需要对系统进行三线制同步串行通信接口的扩展，利用FPGA[2]可以实现三线制同步串行通信。由于FPGA具有工作速度高、可配置性强、灵活性好等突出优点，可以满足高速同步串行通信。根据三线制同步串行通信机制，通过采用Xilinx公司的FPGA器件[3]设计并实现了三线制同步串行通信控制器的IP软核。该控制器具有高速、易调试、配置灵活等优点，有效利用了FPGA内部硬件资源，减小了系统体积，缩短了系统开发周期。

1 三线制同步串行通信机制介绍

在计算机领域内，有串行传送和并行传送两种数据传送方式。并行数据传送中，数据在多条并行1 bit宽的传输线上同时由源端传送到目的端，这种传送方式也称为比特并行或字节串行。串行数据传送中，数据在单条1 bit宽的传输线上，逐位按顺序分时传送。

同步传输过程中，发送端和接收端必须使用共同的时钟源才能保证它们之间的准确同步。同步传输时，在帧同步脉冲信号触发下，串行数据信息以连续的形式发送，每个时钟周期发送1 bit数据。因此，同步传输时数据成批连续发送，信息字符间不留任何空隙，它严格按照约定的速率发送和接收。为达到接收和发送的准确同步，通常在发送端利用编码器把要发送的数据和发送时钟组合在一起，通过传输线发送到接收端，在接收端再用解码器从数据流中分离出接收时钟。常用的编码解码器有曼彻斯*和NRZ-L码。

三线制同步串行通信采用的码型为NRZ-L码，其时序逻辑关系如图1所示。

图1三线制同步串行通信逻辑关系图

三线制同步信号包括：帧同步信号、时钟信号和串行数据，通常采用中断方式接收。串行数据接收或发送时，首先帧同步信号先触发一个瞬时脉冲，之后保持低电平有效，数据在时钟信号的上升沿保持稳定，并开始采样，每个时钟周期接收或者发送一位串行数据，直至数据接收或者发送完毕，系统再转而处理其他相关操作。在数据发送或接收的整个过程中，帧同步信号一直处于低电平不变。

2 三线制同步串行通信控制器IP核设计

本设计最终目标是用硬件描述语言VHDL[4]构建一个三线制同步串行通信控制器，也就是建立一个基于FPGA实现的、可复用的IP核[5]。同时，可以将设计好的IP核保存，作为一个子模块应用于其他需要此模块的系统中，从而减轻大型设计的工作量，缩短开发周期。