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基于FPGA的帧同步提取方法的研究

作者:时间:2012-11-06来源:网络收藏

对应128长的同步头,一个码元采样8个点,经I、Q分路,每一正交路为4个点,每一路上为128×4=512个样点。采用并行处理,在数据来到之时,分成四路,每一路做一个匹配滤波器,这样可以直接由每个码元对应的样点组成匹配滤波器。将四个匹配滤波器产生的相关值比较出最大值,再和后边门限比较,超过门限,即作为同步信号。同步提取的流程如图5所示。

3 仿真结果

同步相关峰的仿真(利用Quartus2.1软件)如图6和图7所示,clk是输入时钟,in是输入数据,sclr是清零信号,out是输出信号。

用Quartus2.1软件编译适配,一片APEX EP20K400EBC652-1XEP20K400EBC652-1X只用了百分之三十的逻辑单元就可以实现同步提取。

一个完整的系统的工作状态包括两种,即捕获状态和锁定状态,并且在一定条件下使它们互相间能自动切换。当信号捕捉到时,系统应立即由捕捉状态转换到锁定状态。同步提取完成后,只是完成了初始同步,即同步捕获,还要进行同步锁定,以防止假同步和漏同步的发生。限于篇幅,这儿仅仅讨论了初始同步的实现。 通过对帧同步提取的实现可以看出,补码配对相减匹配滤波法是一个很有效的方法。它提供了一种将扩频码作为同步信息进而实现帧同步提取的方法,并且在很大程度上节约了的内部资源。这儿只是介绍了M序列码作为同步头的实现方案,对于m序列码作为同步头的实现,只要稍微做一下修改,即加一些相应的延时单元就可以实现。


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