基于FPGA的ARM图像缩放器的实现

4 仿真与功能实现

在设计中，采用Verilog语言对各逻辑模块进行编写设计，在开发环境Quartus II 9.1和Modelsim-altera 6.5b下完成对各模块的时序的仿真和功能的设计和验证，如图5所示为数据进入水平插值器后的仿真结果，水平插值把原5像素插为新8像素的仿真,其中pix为待插值的5个像素，data为插值后的8个新像素。

图5 水平插值5像素插成8像素Modelsim仿真图

经过对各模块设计的仿真,并且对各模块功能验证正确后，进行系统整体的仿真验证，最终将处理完成图像数据送到LCD上进行显示，经过放大后的示例如图6 所示。仿真验证表明，得到的图像时序和数据与要求的时序一致，对于图像数据来说虽然双线性会对屏幕边缘存在高频分量的损失[4]，使轮廓稍有模糊，但是从图像上对人眼观看的影响很小。

图6 经过放大的ARM图像信号在LCD上的显示(XGA格式)

介绍了VESA标准中的VGA与XGA时序,通过FPGA平台设计图像缩放器，完成控制信号、时序信号和数据信号的同时输入和控制，同时使用插值算法对分辨率进行放大，达到了对ARM图像信号的扩展显示。如要实现更多格式之间的转换，可在程序写入各种图像格式缩放之间的算法，如VGA、XGA、SVGA等格式。在程序中利用状态机实现不同格式之间的转换和时序的控制，加强缩放的范围，扩展其运用。