基于FPGA的实时视频信号处理平台的设计

写SDRAM存储模块判断缓存FIFO中的RGB信号即像素点数据长度满足720个时，向SDRAM控制器发出启动存储请求，然后SDRAM控制器从缓存FIFO中依次读取数据存入片外的SDRAM中，存576次后即为一帧图像的数据，在SDRAM的2个Bank中各存入一帧图像数据，采用乒乓存储机制进行对帧数据的读出操作。由于采集到的图像帧频为25 Hz，要提高到VGA显示的刷新频率60 Hz，因此时序发生器要控制读SDRAM存储模块对SDRAM的帧数据进行读出，平均每帧图像数据要读取的次数为2．4次，规定每5帧为一次循环，这5帧数据共读取12次，比例为2：3：2：3：2，同时，每帧的数据分576行次读出打入缓存FIFO，但每次均写入3行，此处是为后级帧放大做准备，只要FIFO中的数据为空时，就立刻打入帧图像的下3行数据。SDRAM控制器模块设计如图5所示。

2．3 VGA显示控制模块
VGA显示控制部分内部功能模块如图6所示。

VGA显示控制模块主要是产生满足分辨率为1 024x768的行频和场频，因此还要对720x576的分辨率进行放大，采用的方法是选择2个互质的整数m和n，使其比值m／n与给定的放大比例尽可能接近。720x7≈1 024x5，576x4≈768x3，因此水平方向的5个原始像素点放大为7个新像素点，垂直方向的3个原始像素点放大为4个新像素点，所以前一级每次存入缓存有3行数据，水平和垂直方向上的像素放大函数如下所示。