一种改善杂散的DDS频率合成器
3 实验结果分析
采用Matlab仿真，设置Fr=150，累加器位数为10，ROM的位数5位，首先在没有采用任何改进方法时候(如图3)，可以看到杂散是离散分布的，分别是出现在ω=kω1±nωc±ω0上的，验证了式(4)的结果。而应用了修正控制字以后，就明显地看到，在(O，fc／2)内，s(n)的频谱由г=2k一1／(2k，Fr)根离散谱线组成，其中幅度不为O的谱线最多只有(2Λ+1)根。Λ=2j-k-1／(2j-k，Fr)，k为累加器的位数。所以当采用了控制Fr以后，可以看到杂散分布减少。如图4所示。本文引用地址：http://www.eepw.com.cn/article/188983.htm
然后，加入相位抖动技术，从仿真结果可以看到，它很好地削减了这个离散频谱处的噪声峰值，如图5所示，但是它加重了杂散的底噪声。加入延迟叠加模块后边频被很好地抑制，如图6所示。尤其是当频率在(0．7～1)*π(rad／sample)后的底噪声明显减小。但由于加人了时钟延迟的模块，使得整体的转换时间延迟半个fclk。
4 结 语
本文首先论述了直接式数字频率合成器的基本原理及其杂散产生原理，接着针对杂散问题结合了多种方法，在累加器后加入一个由同一时钟控制的触发器，由于触发器的值在“O”，“1”规律跳变，这样就使原来累加器的值由2Fr变成2Fr+1，从而保证了它与2j-k的互质，减小了在ω=kω1±nωc±ω0频率上的杂散，使得整个系统杂散减小了4 dB，但是它将分散的噪声叠加到了一个频率上。另外经过相位抖动以后，很好地抑制了由于相位舍位所引起的杂散，但是也增加了底部的噪声。所以，在此基础上还将DAC中增加了延时叠加模块，通过理论推导得知它改善了信噪比抑制了边带杂散，并在一定程度上抑制了由相位抖动所带来的底部噪声。最后经过Matlab仿真，验证了以上结论。但由于出现了半个时钟周期的延迟，并增加了触发器和寄存器的数目，所以使得输出信号的转化速率变慢，进而影响跳频速度，并增加了一定的功耗。这些是下一步工作需要改进的。
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