基于ADSP-TS101的高速数字电路设计与仿真
(4)模拟电路和数字电路部分，是否有各自独立的地线。
(5)后加在PCB中的图形(如图标、注标)是否会造成信号短路。
(6)对一些不理想的线形进行修改。
(7)在PCB上是否加有工艺线，阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。
(8)多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。本文引用地址：http://www.eepw.com.cn/article/188863.htm
2 仿真结果
2．1 不同串行端接电阻的仿真
图5为使用不同的端接方式后的信号源端与负载端的波形，图5(a)为信号源端的波形，图5(b)为信号负载端的波形。图5中，1为未加端接前信号源端与负载端的波形；2为使用串行端接方式(端接电阻50 Ω)后的信号波形；3为使用戴维宁端接方式(上拉电阻100 Ω，下拉电阻100 Ω)后的信号波形；4为使用简单并行端接方式(下拉电阻50 Ω)后的信号波形；5为使用RC并行端接方式(下拉电阻50 Ω，电容0.1μF)后的信号波形。
由图5可见，几种阻抗匹配的端接方式都能不同程度地抑制了信号的反射，说明在存在较大反射的电路中使用合适的端接方式能够收到很好的效果。
2．2 链路口仿真
第一组：TS101 D1 Link0和TS101 D2 Link2连接LCLKIN信号，该信号印制线较长且速度要求较高(LAY 7层)。
测试条件：输入同步脉冲序列1010-1010-1010-1010，频率125 MHz，抖动10 ps，该序列为模仿CLKIN时钟信号得到的信号波形，如图6所示。
图6中加粗部分为输入，细线为输出。由图可知，信号基本保持了完整性，上升沿和下降沿的单调性未发生改变。虽然仿真频率高达125 MHz，但是波形的完整性保持完好。
第二组抽取Lay 6层的Link走线最长的一组进行分析，以D4 Link3和D8 Link3的连接为例。思路同上，仿真波形如图7所示。
情况比Lay 7层稍差，但过冲在420 mV左右，满足条件。
3 结 语
随着高速数字电路的发展，PCB密度、速度的提高，以及工艺方面的限制，信号完整性及电磁兼容问题会越来越突出，但只要依据一定的设计准则，通过仿真软件，可以把高速设计中的问题解决好。
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