基于NCO IP core的Chirp函数实现设计
频率控制字寄存器为一个保存有N个输出频率所需的相位累加控制字的片上ROM单元，其作用在驱动单元输入地址控制字的作用下实时向NCOIP Core调入所需要的ψINC，在该设计中Chirp函数的频率变化规律是从1 MHz步进1 MHz输出到16 MHz。在该设计中选择的累加器精度为32 b，为此选择的逻辑单元的规律为如表1所示。本文引用地址：http://www.eepw.com.cn/article/188505.htm
为此，建立一个深度为1 6，每个存储单元字长32 b位的ROM，将表1内所有ψINC数据保存至nco_1_16．mif文件中，在ROM建立时调用该mif文件。如图7所示。
在设计中，通过不同时间点向频率控制字寄存器写入不同的地址信号驱动，使存储器输出不同的频率控制字驱动NCO IP Core，产生不同的频率信号输出。该设计中采用两个计数器级联作为驱动单元，首先第一级计数器将钟频率降至需要的Chirp函数输出某频点的稳定时间范围，将第一级计数器的进位端作为第二级计数器的时钟输入端；第二级计数器的作用是，产生地址信号以驱动频率控制字存储器输出相应的控制字，当前级进位信号有效时该计数器输出加“1”。以达到改变频率输出的目的，其连接电路图如图9所示。
4 仿真与验证
将该设计通过将程序下载到Altera公司生产的DSP开发板(型号DK-DSP-2C70N)中进行仿真，其核心FPGA(型号为EP2C70F672C6)的资源使用情况如图10所示。
并通过该开发板上D／A转换器输出模拟波形(只截取了4个时刻的图样)如图11所示。
通过图11可以看出该设计能很好地完成扫频输出的功能，并且杂波分量很小，干扰很小。
5 结 语
该设计通过采用技术成熟的NCO IP Core完成，其优势在于：
(1)利用了成熟的FPGA知识产权技术，使得设计更加简便并易于移植；
(2)利用NCO IP core的高稳定性，使得Chirp函数的各项噪声较之于其他设计更小，有利于对射电天文这样微弱信号的处理，减少了处理带来的各种噪声。
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