一种AES密码算法的硬件实现
2．2 控制模块的设计
控制模块的主要任务是实现加／解密运算模块与密钥扩展模块工作的启动。控制模块在时钟脉冲控制下，产生控制加／解密模块中字节替代、行移位、列混合、密钥加各部分工作信号。可由1个两状态的状态机实现控制。当新的数据或密钥输入时，通过状态机的信号可判断上次加／解密运算是否完成。如果状态机信号处于忙状态，说明加解密运算正在进行，需要等待；如果信号处于空闲状态，说明加解密运算已经完成，可以启动加解密运算模块与密钥扩展模块，将数据和密钥分别输入到加解密运算模块与密钥扩展模块中，开始新一组数据的加解密运算。
2．3 加解密运算模块的设计
AES算法的轮变换特点使之在硬件实现时可以有多种方式：串行方式，轮变换可采用组合逻辑实现；在10轮迭代过程中，前一轮结果可直接作为下一轮的输入；并在1个周期内完成1个分组运算，使吞吐量达到最佳状态。但需要大量的存储器资源和组合逻辑资源支持，一般的FP-GA芯片难以满足容量的需求，而且时钟频率非常低；基本迭代反馈方式，所有迭代只用1个轮变换模块，10个时钟周期完成1个分组运算，资源占用较少；轮内流水线方式，在轮变换中插入寄存器，将每轮运算分成多个操作段，每个时钟完成1个操作段，其优点是可以提高算法运行的时钟频率。但轮内各级流水部件不能同时执行，因此增加了算法运行的时钟数目。轮内流水线级数越多，时钟数目也越多，虽然算法仿真频率可以达到很高，但吞吐量并没有明显提高。
综上比较可知，本文AES算法的硬件实现的目的是尽量减少资源的占用，使面积尽可能减小。故采用基本迭代反馈工作方式设计。
2．3．1 SubBytes()和InvSubBytes()的设计
字节代替是整个AES硬件实现中最为重要的变换，在加解密运算模块及密钥扩展模块中字节代替是主要的运算过程。因此，字节代替的硬件设计决定了整个AES算法硬件实现的速度和面积。字节代替可以通过查找表和算术运算的方式得到。传统的AES算法使用查找表方法实现字节代替，可以提高求逆速度，但由于该变换输入的数据为8位，加密和解密所用的替换字节表不同，因此需要的选择器和寄存器数量较多，硬件实现面积较大，故主要用于高速AES的实现。算术运算的方式在硬件设计上表现为组合逻辑，采用算术运算的方式实现则会降低硬件设计的复杂度，减小面积。
2．3．2 ShiftRows()和InvShiftRows()的设计
行移位变换作用在中间态的行上，将状态中的行按不同的偏移量进行循环移位。加密运算中间态的0～3行，分别向右循环移动O，1，2，3个字节。该操作仅是将数据按字节进行移动，硬件实现时只需在布线上进行调整，基本不占硬件资源。
解密过程只是行移位的逆变换，即分别向左循环移动0，1，2，3个字节。同样，该操作也仅将数据按字节移动。如果有字节的位置改变，只需在布线上进行修改。
2．3．3 MixColumns()和InvMixColumns()的设计
MixColumns()变换以矩阵中的列为单位，将每列看作一个GF(28)域上的四阶多项式，将多项式乘以c(x)／d(x)并对x4+1取模。其中c(x)为：
在相应的解密过程中：
同样对
取模。为了降低整个模块的复杂度，考虑将加解密运算中列混合变换的部分电路进行复用，对比加解密运算所乘的多项式，可以发现{03}x可以用
表示，同理：
这样：
由于
，式(8)只需要4个异或门就可实现。将该单元记为xtime()函数。其硬件结构如图2所示。加密时所取的系数较小{01，02，03}，所以只需经过一次xtime()单元，便将乘法运算转换为移位操作和加法运算的复合。本文引用地址：http://www.eepw.com.cn/article/187767.htm
而解密时，Mixcolumns()的系数是{09，OB，OE，OD)，实现这些乘法显然比加密时需要更多的时间。由式(3)可知，InvMixcolumns()也可用xtime()函数与异或门实现。这样，就可以实现加／解密列混合变换电路的复用，从而节约电路面积，提高解密运算速度。
2．3．4 密钥加AddRoundKey()的设计
在AES算法中，加法用异或操作实现。密钥加是中间状态的每一字节按位与轮密钥进行异或操作，加法的逆运算也用异或操作，所以可采用逐位异或操作实现加解密运算的AddRoundkey()。AddRoundkey()的逆运算是其自身。因此本文在常规轮中把加密时的密钥加、列混合变换和解密时的密钥加、列混合变换集成为同一模块，通过加解密信号的选择，实现加解密运算的列变换和密钥加功能。这样可消除加解密硬件结构的差异，同时也可降低轮密钥处理的复杂度。
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