高速高精度钟控比较器的设计

1.2 钟控比较级
钟控比较级响应时间的快慢直接影响着比较器的速度。该部分电路的原理主要是利用预放大器的输出控制比较级输入端电压的变化，即通过预放大级电路将比较器输入差值放大到大于比较级的阈值，避免了比较级的非稳态输出，从而把再生阶段初始时建立的较小的输入电压差在短时间内再生放大，提高了比较器的精度。该钟控比较级(图1)的两个交叉耦合MOS管VM10、VM11的互联实现了用正反馈环路结构提高比较级电路增益的目的。开关晶体管VM4、VM5、VM12、VM13、VM14、VM15共同控制比较级的工作状态，状态转换的快慢影响着比较级的再生速度，MOS开关的响应时间为，因此可以通过减小晶体管的尺寸来缩短比较级的再生时间，本设计中的开关晶体管均采用该工艺下最小尺寸。
比较级电路有两种工作模式：复位模式与比较模式。当时钟信号clk为高电平时，VM4、VM5导通使预放大器采集并放大输入信号，VM12、VM13导通和VM14、VM15关断强制将再生节点电压Vo1，Vo2拉到低电平。当时钟信号clk为低电平时，VM4、VM5、VM12、VM13关断，VM14、VM15导通，系统进入比较模式。VM10和VM11栅源电压的不同将导致流过这两个晶体管电流的不同，两再生节点Vo1，Vo2电压上升的快慢就不同，电压上升较快的一端将会抑制另一端再生节点电压的上升，比较级电路正反馈的机制将会使再生节点电压差迅速增加。
1．3 输出缓冲级
目前，A／D转换器中的比较器通常在时钟的跳变沿处进行比较。本文设计的电路是通过在比较级电路后增加输出缓冲级(又称后放大级) ——正反馈的latch结构来实现的，其主要作用是把比较级电路的输出信号转化为逻辑电平(O V或5 V)。
当使能信号enable为低电平时，VM24关断(图1)，再生节点电压无法作用于输出缓冲级电路，整个比较系统处于不工作状态。当enable为高电平时，VM24导通，输出缓冲级电路导通。当时钟信号clk为低电平时，VM18和VM19导通，VM16、VM17、VM20、VM21构成了一个首尾相接的放大器，根据比较级再生节点电压的不同将比较器的输出电压VOUT1，VOUT2迅速转化为全摆幅数字电平。当clk为高电平时，VM18和VM19关断，缓冲级电路进入锁存输出信号的状态，保证了输出结果的稳定性。

2 电路的分析和优化
2．1 比较速度
在时钟信号clk为低电平时，钟控比较级电路进入再生阶段，此时该部分电路的小信号模型，如图4所示。

根据小信号模型的节点电流可得到如下公式：

其中，C1和C2是从VM10和VM11的漏极到地的电容，R1和R2是从VM10和VM11的漏极到地的电阻，为再生节点所加的初始电压。τ为时间常数，假设所有的晶体管相同，则有R1=R2，C1=C2，gm11=gm10=gm，从而τ1=τ2=τ。
用△Vo定义Vo1与Vo2的差值，用△Vi定义的差值，因此

需要注意的是：1)在钟控比较级使能之前，再生节点电压变化的速度随△Vi的增加而增大；2)τ的绝对值越小，传输延时越小，比较器工作速度越快。由此可知，通过增加输入跨导、减小输出节点的负载电容和提高初始输入电压差可提高比较器速度。
此外，存比较级电路后增加的输出缓冲级电路也能缩短比较器的比较时间。其优点是结合了比较级电路的正指数响应和正反馈latch结构的负指数响应，即比较级电路先经过一时间段将输入信号放大到某一差值Vx，输出缓冲级电路就会迅速将比较器的输出电压转化到逻辑电平。本文设计的比较级电路和输出缓冲级电路的瞬态响应如图5所示。

2．2 回馈噪声
在比较级电路工作阶段，再生节点电压的快速变化通过寄生电容对输入信号引起的干扰称为回馈噪声，其严重影响比较器的精度。在模数转换器中会用到大量的比较器，这些比较器上的回馈噪声将提高ADC的误码率。为了有效地抑制回馈噪声对比较器的影响，本文采用了隔离和互补技术。
在预放大级中增加开关晶体管VM4和VM5,实现了隔离输入信号与再生节点电压的回馈噪声。在比较器从复位阶段转变为比较阶段时，VM 4、VM5关断，切断了预放大器和比较级电路之间的信号通路，使再生节点电压的快速变化无法直接耦合到比较器的输入端，从而降低了回馈噪声。
互补技术的具体实现方法是在预放大级的输入端增加NMOS管VM25、VM26构成的电容，使其与输入晶体管VM1、VM2的栅漏电容CGD构成互补结构。为达到最佳互补效果，CM25，CM26的值应与CGD保持相等，即VM25、VM26的宽度应为VM1、VM2的一半。当输入对管源端电压发生变化时，CM25，CGD-M2和CM26，CGD-M1构成的互补结构使变化的电流相互抵消，从而提高输入电压的稳定性。