SPI总线的特点、工作方式及常见错误解答

　　时序详解：

　　CPOL：时钟极性选择，为0时SPI总线空闲为低电平，为1时SPI总线空闲为高电平

　　CPHA：时钟相位选择，为0时在SCK第一个跳变沿采样，为1时在SCK第二个跳变沿采样

　　工作方式1：

　　当CPHA=0、CPOL=0时SPI总线工作在方式1。MISO引脚上的数据在第一个SPSCK沿跳变之前已经上线了，而为了保证正确传输，MOSI引脚的MSB位必须与SPSCK的第一个边沿同步，在SPI传输过程中，首先将数据上线，然后在同步时钟信号的上升沿时，SPI的接收方捕捉位信号，在时钟信号的一个周期结束时（下降沿），下一位数据信号上线，再重复上述过程，直到一个字节的8位信号传输结束。

　　工作方式2：

　　当CPHA=0、CPOL=1时SPI总线工作在方式2。与前者唯一不同之处只是在同步时钟信号的下降沿时捕捉位信号，上升沿时下一位数据上线。

　　工作方式3：

　　当CPHA=1、CPOL=0时SPI总线工作在方式3。MISO引脚和MOSI引脚上的数据的MSB位必须与SPSCK的第一个边沿同步，在SPI传输过程中，在同步时钟信号周期开始时（上升沿）数据上线，然后在同步时钟信号的下降沿时，SPI的接收方捕捉位信号，在时钟信号的一个周期结束时（上升沿），下一位数据信号上线，再重复上述过程，直到一个字节的8位信号传输结束。

　　工作方式4：

　　当CPHA=1、CPOL=1时SPI总线工作在方式4。与前者唯一不同之处只是在同步时钟信号的上升沿时捕捉位信号，下降沿时下一位数据上线。

　　4.SPI总线常见错误

　　4.1 SPR设定错误

　　在从器件时钟频率小于主器件时钟频率时，如果SCK的速率设得太快，将导致接收到的数据不正确（SPI接口本身难以判断收到的数据是否正确，要在软件中处理）。

　　整个系统的速度受三个因素影响：主器件时钟CLK主、从器件时钟CLK从和同步串行时钟SCK，其中SCK是对CLK主的分频，CLK从和CLK主是异步的。要使SCK无差错无遗漏地被从器件所检测到，从器件的时钟CLK从必须要足够快。下面以SCK设置为CLK主的4分频的波形为例，分析同步串行时钟、主时钟和从时钟之间的关系。

图4主从时钟和SCK的关系

　　如图4所示，当T从　　图5中，当T从≥TSCK/2＝2T主时，在clk_s的两个上升沿都检测不到SCK的低电平，这样从器件就会漏掉一个SCK。在某些相位条件下，即使CLK从侥幸能检测到SCK的低电平，也不能保证可以继续检测到下一个SCK。只要遗漏了一个SCK，就相当于串行数据漏掉了一个位，后面继续接收/发送的数据就都是错误的了。

图5主从时钟和SCK的关系

　　根据以上的分析，SPR和主从时钟比的关系如表1所列。

表1 SPR的设置和主从时钟周期比值之间的关系

　　在发送数据之前按照表1对SPR进行设置，SPR设定错误可以完全避免。

　　4.2 模式错误（MODF）

　　模式错误表示的是主从模式选择的设置和引脚SS的连接不一致。

　　器件工作在主模式的时候（MSTR=1），它的片选信号SS引脚必须接高电平。在发送数据的过程中，如果它的SS从高电平跳至低电平，在SS的下降沿，SPI模块将检测到模式错误，对MODF位置1，强制器件从主模式转入从模式（即令MSTR＝0），清空内部计数器counter，并结束正在进行的数据传输，如图6（a）所示。

　　对从模式（MSTR=0），在没有数据传送的时候，SS高电平表示从器件未被选中，从器件不工作，MISO输出高阻；在数据传输过程中，片选信号SS必须接低电平，且SS不允许跳变。如果SS从低电平跳到高电平，在SS的上跳沿，SPI模块也将检测到模式错误，清空内部计数器counter，并结束正在进行的数据传输。直到SS恢复为低电平，重新使SPEN＝1时，才重新开始工作，如图6（b）所示。