一种DDS的优化设计
architecture Behavioral of rom is
signal sin：STD_LOGIC_VECTOR(8 downto 0);
signal temp：STD_LOGIC_VECTOR(5 downto 0);
begin
temp=phase when MSB-1=′0′ else
not phase;
process(temp)
begin
case temp is
when ″000000″=>
sin=″000000000″;
…… --正弦查找表由MATLAB生成
end case;
end process;
data_out=″0″ sin when MSB=′0′ else
″1″ not sin+″000000001″;
end Behavioral;
2.3 同步接口电路设计
在使用DDS时，需要为其提供频率控制字K的值，一般通过中央控制单元MCU来完成，其以数据总线及写时钟信号的方式与FPGA内的DDS实体进行通讯，同时DDS在FPGA内部又是在本地时钟fc驱动下运行。由于MCU的写时钟和FPGA内的本地时钟异步，两者之间进行通讯难免存在数据不稳等问题，特别是在通讯速度较高时，这一异步接口问题会更加突出。为了实现异步接口的同步化，本文提出了如图3所示的接口同步电路。
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