IC电路中电源系统的EMC研究

　　在这一谐振频率上，电容可达到最小的阻抗。去耦就是利用电容在一定的频率范围内，特别是在谐振频率附近，电容能够对外呈现一个较低的阻抗（尽管可能是容性或者感性），为该频率范围内的噪声在电源和地之间提供一个阻抗的通路，从而确保IC电源的稳定。
　　现在让我们定性的查看一下数字电源分布系统的ESL的效应。

　　公式（5）说明了电流I的变化会造成电源分布系统电压V的下降。在大多数的CMOS电路中，IC在晶体管开关的时候汲取电流，这就意味着当IC开关，电流上就有一个变化，这就导致电源分布系统中的纹波。正如前所证明的，PDS中的纹波会造成系统的错误。要减少高频下的这些错误，就要尽可能的使用最低ESL的去耦电容。从公式（6）可以很明显地看出来，ESL的减少会带来电压V的减小，即是纹波电压的减小。
　　对于ESR来说也是同样的，如果要更有效的对一个电源分布系统去耦，使用一个ESR尽可能小的电容会更有效果。为了便于说明，我们将实际的寄生电阻ESR写到公式（2）中：

　　这就意味着不管电容怎样增大，ESR都会产生电压降。在实际应用中，我们必须增加电容值并减小ESR以尽可能的减小电源分布系统的纹波噪声。同时，公式（2）和（7）表述了在高频的情况下，大电容不会对减少电压降有太大的作用。反而，公式（6）表明减小感抗比较增大电容有更明显的效果。
　　（2） 去耦电容的选择
　　在低频范围（几十MHz），电容呈现容性，高电容（并且有着低的ESR）将会有助于减少纹波噪声。添加去耦电容可以在一个特定的频率内减小纹波电压：

　　其中，dt等于最慢的瞬态电流的上升时间（低频）。假设有一个2A的瞬态电流，电压整流模块会在15μs内响应。电源分布系统1.8V的电源供电电压保持在5%的范围内。需要的大电容估算是：

　　显然，要找到333μF的陶瓷电容是并不容易的。设计者必须找到一个合适的电容，对其进行并联放置以达到所需要的电容和目标阻抗。添加电容的ESL不在去耦中起到主要的作用，但是设计者还是应该尽可能选择比较小的值，这样能够在比较宽的频率范围内减少阻抗。这样有助于减少板上的去耦电容的数量。
　　在高频（几百MHz）范围内，采用减少寄生电感的方式比提高电容值更有效一些。限制最大的电感量可以使纹波电压达到最小：

　　其中，dt是瞬态电流的最快上升时间。假设一个2A的电流有着1ns的上升时间，电源分布系统保证1.8V电源供电5%以内的纹波。允许的电感量估算如下：

　　现在要找到一个ESL为45pH的表贴陶瓷电容还是比较困难的，普通的表贴电容的寄生电感还是nH级的。反之来说，设计者要想达到这一电感量和目标阻抗，首先要选择一个寄生电感足够小的电容（在较高频率的去耦方面，电容量的选择并不起到首要的作用，但是假如给定了最低的ESL，我们必须选择最高的可能容值。因为这样能够在较宽的频率范围内减小阻抗值）。足够数量的低电感电容必须被并联放置，但是往往需要放置的电容比电路板空间所允许的更多。
　　（3） 去耦电容的PCB设计
　　在印制电路板上，芯片-盘垫-走线所形成的环路电流所造成的电感则大得多。连接去耦电容到电源轨道的走线电感要比电容上的寄生电感明显要大。通常的经验数据是走线电感为10nH/in.。因此当其被安装到这种高电感的安装结构中，一个低电感电容的高频去耦性能会显著的降低。普通的表贴电容的ESL基本都是nH级的，而走线、焊盘设计所带来的寄生电感的增加要比电容自身的 ESL 明显得多。在现在的高频去耦应用中，最小化环路电感也是至关重要的。一种最小化环路电感的方式是减少环路区域的大小。对布局来说，将电源轨道走得越近越好，甚至是将电源轨道走在IC之下，这样就可以减少环路区域的面积。尽管如此，对高频去耦来说，其性能还是会受限于走线和电源轨道的电感。通过使用过孔在盘垫中的方式，环路电感还可以进一步的降低。
　　在最优的盘垫设计下，主导电感的是过孔和电容的高度。过孔就像是一个天然的电感线圈一样。过孔的电感值正比于其长度和直径。通过一个过孔（8mil）穿过60mil的电路板连接一个去耦电容能够增加1nH的电感。此外，电流传送的垂直距离会增加环路的大小从而增加电感量。最优的盘垫设计和最小化电容顶部到电源和地层的距离，这样和去耦电容相关的电感就被减到最小。
　　五、 结束语
　　快速的信号边沿变化使得电路信号产生振铃、反射、串扰、地弹等许多信号完整性问题。而且，这个问题越来越严重。随着电路中器件和芯片工作环境的恶化，电源受到的影响非常严重，电源系统的电磁兼容性设计变得更加富有挑战性和研究价值。希望本文能为广大设计者带来启迪。