一种低功耗64 倍降采样多级数字抽取滤波器设计

　　5 仿真与验证

　　在matlab 下对64 倍降采样及连抽取滤波器的幅频响应进行仿真，结果如图10 所示，其中补偿滤波器和半带滤波器的系数经过了截位处理。

　图10 系统总幅频特性曲线

　　对数字滤波器的通带纹波与阻带衰减特性进行仿真，相应的幅频响应曲线如图11和图12所示。系统总通带纹波为± 0.006dB，阻带衰减在80dB以下，总体性能满足设计要求。

图11 系统通带特性

图12 系统阻带特性

　　在Mat l ab 下建立整个抽取滤波器的模型，用Matlab工具包生成 ∑-Δ调制器的输出信号进行系统测试，输出结果如图13 和图14 所示。

　　由于量化噪声被基本滤除，滤波器的输出得到所需的正弦信号。对整个抽取滤波器完成VerilogHDL 描述，其中运用了Horner 法则以提高精度，采用CSD 码对乘系数进行编码，乘法器直接采用移位和加法实现。最后，选用EP2C8Q208C8 并基于Quartus 工具综合了整个抽取滤波器，系统共占用FPGA 的LE资源达5 435 个，约占总数的66%。综合后可得到的最高时钟频率为5 5 . 9 5MHz ，并且对Modelsim 下后仿输出的数据进行了FFT 分析，并计算其相应的信噪比，图15 为5kHz 信号的FFT输出结果。

图13 调制器输出信号

图14 滤波器输出信号

图15 5kHz 信号FFT 分析结果图

　　在0~20kHz 范围内选择足够的频率点进行测试，测试结果如表3 所示，输出数据的有效位数均满足大于15bit 的设计要求。

表3 选取频率点输出数据的信噪比

　　6 结论

　　本文提出了一种面积小功耗低的数字抽取滤波器的设计。设计结构在过采样率很高时更能体现出它的优势。通过适当牺牲CIC 滤波器的阻带衰减特性以换取精度与硬件资源之间的平衡折衷，面积略有下降而功耗则比经典结构降低了35%；采用多相结构实现补偿滤波器和半带滤波器，均可使其功耗降低近50%，同时半带滤波器的硬件消耗也有明显下降。通过FPGA 验证，改进后的64 倍降采样抽取数字滤波器可满足15bi t 精度处理的要求。