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一种DC/DC变换器中差分延迟线ADC的实现

作者:时间:2011-08-28来源:网络收藏

3 线

本文引用地址:http://www.eepw.com.cn/article/178684.htm

  3.1 线结构分析

  线结构简单,功耗小,但易受工艺和温度环境影响,且采样信号需外部产生,增加了电路的复杂性,而且采样信号的延迟大小会影响ADC量化电平的大小,使得系统输出不易稳定。

  

差分延迟线ADC结构

  延迟线结构是对延迟线结构的改进,结构图如图5所示。差分延迟线ADC由两条全同的延迟链组成,主延迟链(Primary delay-line)和参考延迟链(Reference delay-line)。参考延迟链可经主延迟链复制而来。两条差分延迟链共用一个启动信号AD_Start,使两条延迟链的工作状态完全相同。差分延迟链的两个输入分别是采样电压Vsense和基准。

  电压Vref,Vsense须小于Vref,根据电压越大延迟越小的原理,参考延迟链先于主延迟链传播完,将与主延迟链相连的D触发器打开,对主延迟链上的Vsense进行采样。这样就了将采样电压与基准电压作比较,再通过译码电路得到系统需要的数字误差信号。

  差分延迟线ADC的控制信号在内部产生,进一步简化了电路结构。采用差分形式输入,使得采样电压和基准电压同时受到温度和工艺偏差的影响,减少主延迟链的延时偏差。

  3.2 差分延迟线ADC建模

  设延迟链中的延迟单元个数为N,延迟时间td是VDD的函数:td=td(VDD),则有

  

  即转换时间Tc是分辨率Vq,延迟时间td以及延迟函数的斜率的函数。

  

  图6为0.13μm CMOS工艺下单个延迟单元与VDD的关系曲线。

  4 设计方法和仿真结果

  延迟单元对精度要求较高,采用全定制设计,而译码电路对精度要求较低,采用基于标准库单元设计,整体电路使用Hsim进行数模混合仿真。

  

  设计时,基准电压为1.5V,工作频率是1.5MHz,输入电压从0.7~1.5V线性上升,输出为译码后的结果,即6位数字信号e。Vsense每增加或减少12.5mV,e增加或减少“1”,但e的最大值是63。图7为0.13μm CMOS工艺下差分延迟线ADC的输入输出曲线,可以看出,差分延迟线ADC的输出没有明显偏移,零输入对应零输出,线性度良好。

  5 结束语

  该差分延迟线ADC电路结构简单,不需要外部电路产生控制信号,可抵消部分工艺偏差。该ADC转换速率很快,功耗低,适合应用在高频数字中。


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