时域时钟抖动分析（一）
时钟链（振荡器、时钟缓冲器或 PLL）中器件的输出抖动一般规定在某个频率范围内，该频率通常偏离于基本时钟频率 10 kHz 到 20 MHz（单位也可以是微微秒或者绘制成相位噪声图），可以将其整合到一起获取抖动信息。但是，低端的 10kHz 和高端的 20MHz 有时并非正确的使用边界，因为它们调试依赖于其他系统参数，我们将在后面进行详细介绍。图 6 描述了设置正确整合限制的重要性，图中的相位噪声图以其每十倍频抖动内容覆盖。我们可以看到，如果将下限设定为 100-Hz 或 10kHz 偏移，则产生的抖动便极为不同。同样地，例如，设置上整合限制为 10 或 20MHz，可得到相比 100MHz 设置极为不同的结果。
图 5 产生的 ADC SNR 受热噪声和时钟抖动的限制
为了进一步描述该点，我们利用两个不同的FFT尺寸—131,072 和 1,048,576 点，使用 ADS54RF63 进行实验。采样速率设定为 122.88MSPS，而图 8 则显示了时钟相位噪声。我们将一个 6-MHz、宽带通滤波器添加到时钟输入，以限制影响抖动的宽带噪声数量。选择 1-GHz 输入信号的目的是确保 SNR 减弱仅由于时钟抖动。图 8 表明两个 FFT 尺寸的 1/2 容器尺寸到 40MHz 相位噪声整合抖动结果都极为不同，而“表 1”的 SNR 测量情况也反映这种现象。
图 7 近区相位噪声决定主容器附近 FFT 容器的振幅
设置正确的整合上限
图 6 所示相位噪声图抖动贡献量为 ~360 fs，其频率偏移为 10 到 100MHz 之间。这比 100Hz 到 10MHz 之间偏移的所有 ~194 fs 抖动贡献值要大得多。因此，所选整合上限可极大地影响计算得到的时钟抖动，以及预计SNR匹配实际测量的好坏程度。
要确定正确的限制，您必须记住采样过程中非常重要的事情是：来自其他尼奎斯特区域的时钟信号伪带内噪声和杂散，正如其出现在输入信号时表现的那样。因此，如果时钟输入的相位噪声不受频带限制，同时没有高频规律性衰减，则整合上限由变压器（如果使用的话）带宽和 ADC 自身的时钟输入设定。一些情况下，时钟输入带宽可以非常大；例如，ADS54RF63 具有 ~2 GHz 的时钟输入带宽，旨在允许高时钟转换速率的高阶谐波。
若想要验证时钟相位噪声是否需要整合至时钟输入带宽，则需建立另一个实验。ADS54RF63 再次工作在 122.88 MSPS，其输入信号为 1GHz，以确保 SNR 抖动得到控制。我们利用一个 RF 放大器，生成 50MHz 到 1GHz 的宽带白噪声，并将其添加至采样时钟，如图 9 所示。之后，我们使用几个不同低通滤波器 (LPF) 来限制添加至时钟信号的噪声量。
ADS54RF63 的时钟输入带宽为 ~2 GHz，但由于 RF 放大器和变压器都具有 ~1 GHz 的 3-dB带宽，因此有效 3-dB 时钟输入带宽被降低至 ~500 MHz。“表
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