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CMOS工艺多功能数字芯片的输出缓冲电路设计

作者:时间:2012-06-08来源:网络收藏

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由图5(a)(b)(c)(d)可知,在器设计为三级反相器链的情况下,器的上升时间tr=17.3ns,tf=15.8 ns,td=16.09 ns。

3 本设计器的设计
由以上两种设计方案的对比中可以看出,在负载为相同的情况下,两种设计方案在的上升时间、下降时间和延迟时间上相差不大,考虑到版图的面积和问题,在中采用了第一种三级反相器链的设计方案。由以上的管子尺寸可知,输出反相器链的管子尺寸较大,所以一般采用梳状结构MOS晶体管的版图设计,也就是把一个晶体管分为多个叉指。

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图6所示为一款芯片的版图照片和封装示意图,表1为管脚对应图。在芯片的设计中,我们在输出端4和7端采用了本设计思想的等比输出缓冲器链电路,另外,由于在输出端设计了最终尺寸很大的管构成的输出缓冲器链电路来提高芯片的驱动能力,这些MOS管的漏区和衬底形成的pn结就相当于一个大面积的二极管,同样可以起到很好的ESD保护作用。因此,在输出端可不用增加ESD保护器件,从而减小芯片的版图面积。

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4 结论
文中系统介绍等比输出缓冲器电路的设计;深入分析了采用不同优化因子的输出缓冲器电路电路的设计优缺点。在此基础上,基于CSMC 2P2M 0.6μm标准的COMS,进行输出缓冲器链电路的版图设计和验证,并在一款多功能数字芯片上应用,该芯片参与了MPW计划进行流片。测试结果显示该输出缓冲器链电路的设计思想能直接应用到各种集成电路芯片中。

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